EDA與制造相關(guān)文章 電磁干擾濾波器的構(gòu)造原理與應(yīng)用 隨著電子設(shè)備、計(jì)算機(jī)和家用電器的大量涌現(xiàn)與廣泛普及，電網(wǎng)干擾正日益嚴(yán)重并形成一種公害，因?yàn)檫@個(gè)干擾可導(dǎo)致電子設(shè)備無法正常工作。特別是瞬態(tài)電磁干擾，其電壓幅度高、上升速率快、持續(xù)時(shí)間短、隨機(jī)性強(qiáng)、容易對 發(fā)表于：1/7/2011 一些軟件的抗干擾技術(shù) 1、軟件看門狗的設(shè)計(jì)方案單片機(jī)或微機(jī)系統(tǒng)受到強(qiáng)干擾后可造成程序失控，使CPU進(jìn)入死循環(huán)，或者使程序跑飛。利用“看門狗”技術(shù)能不斷地監(jiān)視程序運(yùn)行的時(shí)間，一旦超過限定時(shí)間，就確認(rèn)系統(tǒng)已經(jīng)“死機(jī)& 發(fā)表于：1/7/2011 面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型研究 本文提出了面向?qū)ΨQ多核體系結(jié)構(gòu)的FPGA仿真模型，以及基于該模型的多核／眾核、SIMD體系結(jié)構(gòu)的執(zhí)行模式。相對于軟硬件聯(lián)合仿真方法，該仿真模型減少了軟硬件協(xié)同邏輯并避免了設(shè)計(jì)復(fù)雜的軟件劃分算法。實(shí)驗(yàn)結(jié)果表明，面向?qū)ΨQ多核體系結(jié)構(gòu)的FPGA仿真模型能有效地減少仿真系統(tǒng)FPGA資源的需求，增大FPGA的仿真規(guī)模，并且其帶來的仿真時(shí)間增量是可接受的。但該仿真模型主要是面向?qū)ΨQ體系結(jié)構(gòu)，而不適用于異構(gòu)多核系統(tǒng)等非對稱結(jié)構(gòu)。 發(fā)表于：1/7/2011 從高頻率到低頻率IBIS無處不在 IBIS使得SPICE仿真選項(xiàng)顯得不那么重要，因?yàn)榉抡鏁r(shí)間大大縮短，并且擁有同樣的準(zhǔn)確度。我所說的IBIS仿真時(shí)間更短，是相對于一個(gè)大型PCB系統(tǒng)需要數(shù)天或數(shù)周時(shí)間來完成一次晶體管級SPICE仿真而言的，其執(zhí)行一次IBIS仿真只需數(shù)分鐘或幾小時(shí)的時(shí)間。通過一次IBIS仿真，您可以生成許多傳輸線響應(yīng)和眼圖。 發(fā)表于：1/7/2011 基于16位8通道DAS AD7606的可擴(kuò)展多通道同步采樣數(shù)據(jù)采集系統(tǒng)(DAS)的布局考慮 此電路筆記詳細(xì)介紹針對采用多個(gè)AD7606器件應(yīng)用而推薦的印刷電路板(PCB)布局。該布局在通道間匹配和器件間匹配方面進(jìn)行了優(yōu)化，有助于簡化高通道數(shù)系統(tǒng)的校準(zhǔn)程序。 發(fā)表于：1/7/2011 用振蕩器采樣隨機(jī)數(shù)發(fā)生器保證網(wǎng)絡(luò)SoC設(shè)計(jì)加密算法的安全性 在保障互聯(lián)網(wǎng)安全的各種加密算法中，隨機(jī)數(shù)產(chǎn)生至關(guān)重要。產(chǎn)生隨機(jī)數(shù)的方法有多種，其中振蕩器采樣法最適于構(gòu)建SoC設(shè)計(jì)所需的隨機(jī)數(shù)發(fā)生器。本文介紹振蕩器采樣法的工作原理，并概述在具體使用這種振蕩器時(shí)應(yīng)注意的事項(xiàng)。 發(fā)表于：1/7/2011 相位噪聲和抖動的概念及其估算方法 時(shí)鐘頻率的不斷提高使相位噪聲和抖動在系統(tǒng)時(shí)序上占據(jù)日益重要的位置。本文介其概念及其對系統(tǒng)性能的影響，并在電路板級、芯片級和單元模塊級分別提供了減小相位噪聲和抖動的有效方法。隨著通信系統(tǒng)中的時(shí)鐘速度邁入 發(fā)表于：1/7/2011 電磁兼容性的設(shè)計(jì)與測量 1、主要技術(shù)參數(shù)電磁兼容性的設(shè)計(jì)是一項(xiàng)復(fù)雜的系統(tǒng)工程。首先要學(xué)習(xí)并掌握有關(guān)標(biāo)準(zhǔn)及規(guī)范，然后參照實(shí)際電磁環(huán)境來提出具體的要求，進(jìn)而制定技術(shù)和工藝的實(shí)施方案。在設(shè)計(jì)電子儀器、設(shè)備時(shí)。應(yīng)重點(diǎn)考慮電路設(shè)計(jì)、隔離 發(fā)表于：1/7/2011 DSP的電磁兼容性問題探討 1引言自從20世紀(jì)80年代初期第一片數(shù)字信號處理器芯片（DSP）問世以來，DSP就以數(shù)字器件特有的穩(wěn)定性、可重復(fù)性、可大規(guī)模集成、特別是可編程性和易于實(shí)現(xiàn)自適應(yīng)處理等特點(diǎn)，給數(shù)字信號處理的發(fā)展帶來了巨大 發(fā)表于：1/7/2011 一種全新的深亞微米IC設(shè)計(jì)方法 眾所周知，傳統(tǒng)的IC設(shè)計(jì)流程通常以文本形式的說明開始，說明定義了芯片的功能和目標(biāo)性能。大部分芯片被劃分成便于操作的模塊以使它們可以分配給多個(gè)設(shè)計(jì)者，并且被EDA工具以塊的形式進(jìn)行分析。邏輯設(shè)計(jì)者用Verilog或VHDL語言寫每一塊的RTL描述，并且仿真它們，直到這個(gè)RTL描述是正確的。 發(fā)表于：1/6/2011 OLE_LINK31OLE_LINK30吉林大學(xué)汽車工程學(xué)院為全院師生提供 MathWorks 軟件 OLE_LINK10OLE_LINK6OLE_LINK7OLE_LINK11OLE_LINK8OLE_LINK9許可協(xié)議讓學(xué)生可以學(xué)習(xí)和了解世界領(lǐng)先汽車公司所使用的產(chǎn)品、技術(shù)和實(shí)用方法 發(fā)表于：1/5/2011 應(yīng)對FPGA/SDI子系統(tǒng)中的高速板布局挑戰(zhàn) SDI板布局的難點(diǎn)在于設(shè)計(jì)一種方案，可以最大限度減少75Ω端口上很多外部元件引起的阻抗失配。使用75Ω微帶線以及與無源元件的接合焊盤尺寸相當(dāng)?shù)嫩E線寬度可以實(shí)現(xiàn)使阻抗失配降到最低的目標(biāo)。使用第二接地基準(zhǔn)就可以為連接到高針腳數(shù)FPGA的100Ω差分跡線靈活選擇較細(xì)跡線寬度。務(wù)必使用75Ω受控阻抗設(shè)計(jì)良好的BNC布局。建議在信號路徑上查找因布局結(jié)構(gòu)變化引起的阻抗變化，并設(shè)計(jì)一種方式可以抵消過多電感或電容以保持目標(biāo)特征阻抗值。通過遵循幾個(gè)簡單的布局指導(dǎo)原則，可以設(shè)計(jì)符合SDI高信號保真要求的板，并實(shí)現(xiàn)高密度連接至FPGA。 發(fā)表于：1/5/2011 大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略 利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計(jì)策略深入闡述。 發(fā)表于：1/5/2011 無功功率計(jì)量中移相法的FPGA實(shí)現(xiàn) 無功功率計(jì)量方法中的移相法有兩種實(shí)現(xiàn)方法，一種是基于采樣點(diǎn)平移，另一種是利用希爾伯特濾波器。在Matlab上對這兩種方法進(jìn)行了設(shè)計(jì)、仿真，并采用EP2C50型號的FPGA實(shí)現(xiàn)了希爾伯特濾波器。數(shù)據(jù)表明基于采樣點(diǎn)平移的方法有局限性，而希爾伯特移相無功算法具有移相準(zhǔn)確的特點(diǎn)，保證了無功功率的精確計(jì)量。 發(fā)表于：12/30/2010 FMT多載波技術(shù)及其SystemView仿真實(shí)現(xiàn) 在無線通信中，高速數(shù)據(jù)傳輸常常受限于ISI的影響，而FMT多載波技術(shù)采用并行處理方法能有效地突破這種限制。介紹了FMT多載波的理論推導(dǎo)，設(shè)計(jì)了FMT+QPSK的應(yīng)用實(shí)例，結(jié)合SystemView軟件給出了仿真結(jié)果。 發(fā)表于：12/29/2010 ?…411412413414415416417418419420…?
