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一種基于Quantus-reduce加速模擬仿真驗(yàn)證分析的解決方案[電子元件][其他]

隨著半導(dǎo)體技術(shù)的進(jìn)步，芯片的設(shè)計(jì)規(guī)模不斷擴(kuò)大，這使得電路設(shè)計(jì)需要考慮的寄生效應(yīng)更加復(fù)雜，電路的后仿真工作也變得更加繁重。介紹了如何應(yīng)用Cadence公司的寄生抽取工具Quantus進(jìn)行post-layout寄生抽取，利用Quantus的Standalone Reduction （簡稱Qreduce）功能對后仿網(wǎng)表進(jìn)行精簡，以達(dá)到縮減網(wǎng)表的規(guī)模，提高仿真速度的目的。Cadence的Qreduce功能是通過數(shù)學(xué)的運(yùn)算，將RC網(wǎng)絡(luò)進(jìn)行等效運(yùn)算，以減少節(jié)點(diǎn)，從而達(dá)到縮減網(wǎng)表的規(guī)模，但同時(shí)保證了不會對精度造成比較大的損失。從后仿網(wǎng)表的縮減程度、仿真精度的影響、仿真速度以及內(nèi)存消耗等方面進(jìn)行論述，給出關(guān)鍵對比指標(biāo)。

發(fā)表于：2023/8/25 15:34:13

使用Xcelium Machine Learning技術(shù)加速驗(yàn)證覆蓋率收斂[電子元件][消費(fèi)電子]

隨著設(shè)計(jì)越來越復(fù)雜，受約束的隨機(jī)化驗(yàn)證方法已成為驗(yàn)證的主流方法。一般地，驗(yàn)證激勵做到不違反spec描述條件下盡量隨機(jī)，這樣驗(yàn)證能跑到的空間才更充分。但是，這給功能覆蓋率收斂帶來極大挑戰(zhàn)，為解決這一難題，Cadence率先推出了仿真器的機(jī)器學(xué)習(xí)功能——Xcelium Machine Learning，采用機(jī)器學(xué)習(xí)技術(shù)讓功能覆蓋率快速收斂，大大提高驗(yàn)證仿真效率。介紹了Xcelium Machine Learning的使用流程，并給出在相同模擬（simulation）驗(yàn)證環(huán)境下應(yīng)用Machine Learning前后情況對比。最后Machine Learning在模擬（simulation）驗(yàn)證中的應(yīng)用前景進(jìn)行了展望。

發(fā)表于：2023/8/25 15:30:08

基于Cadence Integrity 3D-IC的異構(gòu)集成封裝系統(tǒng)級LVS檢查[電子元件][消費(fèi)電子]

隨著硅工藝尺寸發(fā)展到單納米水平，摩爾定律的延續(xù)越來越困難。2D Flip-Chip、2.5D、3D等異構(gòu)集成的先進(jìn)封裝解決方案將繼續(xù)滿足小型化、高性能、低成本的市場需求，成為延續(xù)摩爾定律的主要方向。但它也提出了新的挑戰(zhàn)，特別是對于系統(tǒng)級的LVS檢查。采用Cadence Integrity 3D-IC平臺工具，針對不同類型的先進(jìn)封裝，進(jìn)行了系統(tǒng)級LVS檢查驗(yàn)證，充分驗(yàn)證了該工具的有效性和實(shí)用性，保證了異構(gòu)集成封裝系統(tǒng)解決方案的可靠性。

發(fā)表于：2023/8/25 15:17:20

Concurrent Multi-die Optimization物理實(shí)現(xiàn)方案的應(yīng)用[電子元件][其他]

隨著芯片制造工藝不斷接近物理極限，使用多die堆疊的3DIC Chiplets設(shè)計(jì)已經(jīng)成為延續(xù)摩爾定律的最佳途徑之一。Integrity 3D-IC平臺將設(shè)計(jì)規(guī)劃、物理實(shí)現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個(gè)管理界面中，為3D設(shè)計(jì)提供了系統(tǒng)完善的解決方案。其中傳統(tǒng)的die-by-die流程在3D結(jié)構(gòu)建立后分別對兩個(gè)die進(jìn)行2D物理實(shí)現(xiàn)，同時(shí)工具也開發(fā)了多die協(xié)同（concurrent multidie）的物理實(shí)現(xiàn)流程，并行式進(jìn)行多顆die的布局布線。此工作在實(shí)際項(xiàng)目中，使用Cadence Integrity 3D-IC 工具，針對性地建立concurrent multidie的流程，將兩顆die在同一個(gè)設(shè)計(jì)中實(shí)現(xiàn)并行擺放、3D結(jié)構(gòu)單元（Hybrid Bonding bump）的位置優(yōu)化、時(shí)鐘樹綜合和繞線。協(xié)同優(yōu)化的3D物理實(shí)現(xiàn)方案相比于die-by-die方案在設(shè)計(jì)整體結(jié)果上有更好的表現(xiàn)。

發(fā)表于：2023/8/25 15:00:10

DDR5仿真精度研究及在內(nèi)存升級中的應(yīng)用[電子元件][消費(fèi)電子]

使用Cadence公司的SystemSI對DDR信號通道進(jìn)行整體仿真，同時(shí)，借助一博科技自研的Interposer夾具進(jìn)行測試，經(jīng)過多次的仿真測試擬合，所介紹的DDR仿真測試方法可以達(dá)到較高的精度。隨著對內(nèi)存帶寬的需求不斷提升，作為當(dāng)前主流的DDR4局限性日益明顯，通過具體案例說明了DDR5信號完整性提升的具體技術(shù)，并通過仿真對比，展示了DDR5在內(nèi)存升級過程中的優(yōu)勢。

發(fā)表于：2023/8/25 14:56:43

基于FCM flow的小規(guī)模數(shù)字電路芯片測試[測試測量][消費(fèi)電子]

隨著芯片工藝的不斷演進(jìn)，數(shù)字芯片的規(guī)模急劇增加，測試成本進(jìn)一步增加。目前先進(jìn)的DFT技術(shù)已應(yīng)用于大規(guī)模SoC芯片的測試，包括掃描路徑設(shè)計(jì)、JTAG、ATPG（自動測試向量生成）等。但對于一些小規(guī)模集成電路，插入掃描鏈等測試電路會增加芯片面積并增加額外的功耗。對于這種芯片，功能case生成的pattern可用于檢測制造缺陷和故障。因此，需要一些方法來驗(yàn)證覆蓋率是否達(dá)到了目標(biāo)。Verisium manager工具依靠Xcelium的故障仿真引擎和Jasper功能安全驗(yàn)證應(yīng)用程序（FSV）可以解決這個(gè)問題。它為 ATE（自動測試設(shè)備）pattern的覆蓋率分析提供了一個(gè)新的思路。

發(fā)表于：2023/8/25 14:51:00

基于點(diǎn)云補(bǔ)全的三維目標(biāo)檢測[人工智能][其他]

LiDAR技術(shù)的發(fā)展為自動駕駛提供了豐富的3D數(shù)據(jù)。然而，由于遮擋和某些反射材料的原因引起信號丟失，LiDAR點(diǎn)云實(shí)際上是不完整的2.5D數(shù)據(jù)，這對 3D 感知提出了根本性挑戰(zhàn)。針對這一問題，提出對原始數(shù)據(jù)進(jìn)行三維補(bǔ)全的方法。根據(jù)大多數(shù)物體形狀對稱且重復(fù)率高的特點(diǎn)，通過學(xué)習(xí)先驗(yàn)對象形狀的方法估計(jì)點(diǎn)云中遮擋部分的完整形狀。該方法首先識別被遮擋和信號缺失影響的區(qū)域，在這些區(qū)域中預(yù)測區(qū)域所包含對象形狀的占用概率。針對物體間遮擋的情況，通過形狀的占用概率和共享同類形狀形態(tài)進(jìn)行三維補(bǔ)全。對自身遮擋的物體，通過自身鏡像進(jìn)行恢復(fù)。最后通過點(diǎn)云目標(biāo)檢測網(wǎng)絡(luò)進(jìn)行學(xué)習(xí)。結(jié)果表明，通過該方法能有效地提高生成點(diǎn)云3D邊框的mAP（mean Average Precision）。

發(fā)表于：2023/8/25 14:46:12

核電行業(yè)網(wǎng)絡(luò)安全應(yīng)急演練模式研究[其他][其他]

針對核電行業(yè)網(wǎng)絡(luò)安全應(yīng)急演練問題進(jìn)行研究，首先分析了相關(guān)網(wǎng)絡(luò)安全威脅，依此設(shè)計(jì)可能存在的應(yīng)急場景，基于核電工控系統(tǒng)實(shí)驗(yàn)室網(wǎng)絡(luò)環(huán)境研究應(yīng)急演練模式，并通過開展應(yīng)急演練對其效果進(jìn)行評價(jià)。通過定期進(jìn)行應(yīng)急演練，可以提升核電行業(yè)應(yīng)急隊(duì)伍的安全事件監(jiān)測、響應(yīng)、處置和防護(hù)能力，不斷完善網(wǎng)絡(luò)安全應(yīng)急演練制度建設(shè)。

發(fā)表于：2023/8/24 18:07:00

基于白兔時(shí)間同步協(xié)議的加速器節(jié)點(diǎn)時(shí)鐘同步系統(tǒng)[其他][其他]

提出了一種基于白兔時(shí)間同步協(xié)議，利用SPARTAN6系列現(xiàn)場可編程門陣列(FieldProgrammable Gate Array,FPGA)實(shí)現(xiàn)多節(jié)點(diǎn)亞納秒級別時(shí)間同步，并通過測量觸發(fā)信號到達(dá)時(shí)間，根據(jù)設(shè)置的延遲進(jìn)行恢復(fù)，從而實(shí)現(xiàn)高于120 ps時(shí)間分辨率。該方法能夠精確控制多節(jié)點(diǎn)信號發(fā)生的絕對時(shí)間，具有廣泛的應(yīng)用前景。特別地，該方法可應(yīng)用于同步輻射加速器中，提高實(shí)驗(yàn)數(shù)據(jù)的準(zhǔn)確性和穩(wěn)定性，有望在材料科學(xué)、生物學(xué)和化學(xué)等領(lǐng)域中得到廣泛應(yīng)用。該研究成果為同步輻射加速器的研究和實(shí)驗(yàn)提供了新的解決方案，有望推動同步輻射技術(shù)的發(fā)展，為科學(xué)研究和工程應(yīng)用提供更多可能。

發(fā)表于：2023/8/24 18:03:00

數(shù)據(jù)驅(qū)動的工業(yè)元宇宙系統(tǒng)研究[人工智能][物聯(lián)網(wǎng)]

物聯(lián)網(wǎng)、大數(shù)據(jù)及新一代信息技術(shù)的發(fā)展，對傳統(tǒng)制造業(yè)帶來前所未有的沖擊，基于數(shù)據(jù)關(guān)鍵生產(chǎn)要素的工業(yè)元宇宙建設(shè)得到越來越多的關(guān)注，為傳統(tǒng)制造業(yè)帶來了機(jī)遇，也帶來了挑戰(zhàn)。分析討論了工業(yè)元宇宙的背景、現(xiàn)狀、關(guān)鍵支撐技術(shù)，并以某企業(yè)智造元宇宙平臺的AR/VR虛擬仿真實(shí)訓(xùn)系統(tǒng)為例，初

發(fā)表于：2023/8/24 17:57:00