基于C_Model的UVM驗(yàn)證平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)[嵌入式技術(shù)][工業(yè)自動(dòng)化]

隨著集成電路規(guī)模和復(fù)雜度的提高，其驗(yàn)證工作也日益復(fù)雜和重要，驗(yàn)證周期己經(jīng)達(dá)到甚至超過整個(gè)芯片設(shè)計(jì)周期的70%，因此，急需找到一種高效的驗(yàn)證方法，以便提高驗(yàn)證效率，增強(qiáng)驗(yàn)證平臺(tái)的可重用性?；赟ystemVerilog語言的 UVM 驗(yàn)證方法學(xué)可以有效提高驗(yàn)證效率，縮短驗(yàn)證周期。采用高層次的抽象模型C_Model作為參考模型接入U(xiǎn)VM平臺(tái)，對(duì)數(shù)字基帶處理單元中標(biāo)簽發(fā)送鏈路的編碼模塊進(jìn)行驗(yàn)證，設(shè)計(jì)隨機(jī)和非隨機(jī)的testcase，通過driver和monitor驗(yàn)證組件來發(fā)送、監(jiān)測(cè)并收集數(shù)據(jù)，包括硬件設(shè)計(jì)RTL代碼產(chǎn)生的數(shù)據(jù)和參考模型產(chǎn)生的數(shù)據(jù)，然后將兩數(shù)據(jù)送入設(shè)計(jì)的UVM計(jì)分板模塊進(jìn)行比對(duì)，從而實(shí)現(xiàn)對(duì)RTL的功能驗(yàn)證，驗(yàn)證系統(tǒng)的優(yōu)劣可通過功能覆蓋率來體現(xiàn)。驗(yàn)證結(jié)果表明，UVM計(jì)分板中比對(duì)正確且功能覆蓋率達(dá)到了100%。

發(fā)表于：10/21/2019 1:32:00 PM