頭條 開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化 隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。 然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。 最新資訊 GOLAY互補(bǔ)序列降OFDM系統(tǒng)PAR的FPGA實(shí)現(xiàn)方法 設(shè)計(jì)應(yīng)用,站點(diǎn)首頁(yè),技術(shù),網(wǎng)絡(luò)與通信,EDA及可編程 發(fā)表于：1/4/2008 亞科鴻禹成為Altera授權(quán)開(kāi)發(fā)套件合作伙伴 廠商新聞,站點(diǎn)首頁(yè),資訊,EDA及可編程 發(fā)表于：1/3/2008 FPGA：65nm器件上量低功耗市場(chǎng)興起 產(chǎn)業(yè)脈動(dòng),站點(diǎn)首頁(yè),資訊,EDA及可編程 發(fā)表于：1/2/2008 主被動(dòng)復(fù)合雷達(dá)導(dǎo)引頭融合器關(guān)鍵技術(shù)研究 設(shè)計(jì)應(yīng)用,站點(diǎn)首頁(yè),技術(shù),MCU/DSP,EDA及可編程 發(fā)表于：12/28/2007 基于FPGA的尺寸自動(dòng)檢測(cè)研究 介紹了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的尺寸自動(dòng)檢測(cè)方法，同時(shí)給出了尺寸檢測(cè)結(jié)果的實(shí)時(shí)在屏顯示方法。研究了基于FPGA的縱、橫向尺寸的檢測(cè)方法，給出了系統(tǒng)的軟、硬件設(shè)計(jì)，并進(jìn)行了系統(tǒng)精度分析。 發(fā)表于：12/28/2007 MVB1類設(shè)備控制器的FPGA設(shè)計(jì) 設(shè)計(jì)應(yīng)用,站點(diǎn)首頁(yè),技術(shù),EDA及可編程 發(fā)表于：12/27/2007 基于NiosⅡ軟核處理器的七段數(shù)碼管動(dòng)態(tài)顯示設(shè)計(jì) SOPC(System On Programmable Chip)技術(shù)是美國(guó)Altera公司于2000年最早提出的，并同時(shí)推出了相應(yīng)的開(kāi)發(fā)軟件Quartus II。SOPC是基于FPGA解決方案的SOC(System On Chip)，構(gòu)成SOPC的方案也有多種。第一種是基于FPGA嵌入IP硬核的SOPC系統(tǒng)，即在FPGA中事先植入嵌入式系統(tǒng)處理器，目前最常用的嵌入式處理器大多采用了含有ARM的32位知識(shí)產(chǎn)權(quán)處理器核的器件。第二種是基于FPGA嵌入IP軟核的SOPC系統(tǒng)，目前最有代表性的軟核處理器分別是Altera公司的Nios II核，以及Xilinx公司的MicroBlaze核。第三種是基于HardCopy技術(shù)的SOPC系統(tǒng)，HardCopy就是利用原有的FPGA開(kāi)發(fā)工具，將成功實(shí)現(xiàn)于FPGA器件上的SOPC系統(tǒng)通過(guò)特定的技術(shù)直接向ASIC轉(zhuǎn)化。 發(fā)表于：12/27/2007 Altera發(fā)售全線65-nm Cyclone III FPGA 新器件,站點(diǎn)首頁(yè),芯片,EDA及可編程 發(fā)表于：12/24/2007 誰(shuí)贏誰(shuí)輸？第四季度晶圓代工廠商盤(pán)點(diǎn) 產(chǎn)業(yè)脈動(dòng),站點(diǎn)首頁(yè),資訊,EDA及可編程 發(fā)表于：12/24/2007 FPGA與CPLD的區(qū)別 CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時(shí)序邏輯。換句話說(shuō),FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 發(fā)表于：12/19/2007 ?…607608609610611612613614615616…?
