頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 成都造 FPGA平臺成功研發(fā) 廠商新聞,站點首頁,資訊,EDA及可編程,消費電子 發(fā)表于：3/7/2008 基于SoPC技術(shù)的激光直寫數(shù)字伺服控制器 芯片及解決方案,站點首頁,芯片,嵌入式系統(tǒng),EDA及可編程 發(fā)表于：3/7/2008 利用串行RapidIO連接功能增強DSP協(xié)處理能力 芯片及解決方案,站點首頁,芯片,MCU/DSP,EDA及可編程 發(fā)表于：3/7/2008 MOST引領(lǐng)汽車多媒體 芯片及解決方案,站點首頁,芯片,EDA及可編程,多媒體,汽車電子 發(fā)表于：2/26/2008 用FPGA構(gòu)建PCI Express端點器件的最佳平臺 PCI Express是一種使用時鐘數(shù)據(jù)恢復(fù)(CDR)技術(shù)的高速串行I/O互連機制。PCI Express第一代規(guī)范規(guī)定的線速率為每通道2.5Gbps，可以讓您建立具備單通道(x1)鏈路2Gbps(經(jīng)8B/10B編碼)直至32通道64Gbps吞吐量的應(yīng)用。這樣就能在保持或改進吞吐量的同時，顯著減少引腳數(shù)量。另外，還可以減小PCB的尺寸、降低印制線和層的數(shù)量，并簡化布局和設(shè)計。引腳數(shù)量減少，也就意味著噪聲和電磁干擾(EMI)降低。CDR消除了寬并行總線中普遍存在的時鐘-數(shù)據(jù)歪斜問題，簡化了互連實現(xiàn)。 發(fā)表于：2/26/2008 利用Spartan-3系列FPGA實現(xiàn)安全解決方案 芯片及解決方案,站點首頁,芯片,EDA及可編程 發(fā)表于：2/25/2008 一種針對功率設(shè)計SDR的整體方法 芯片及解決方案,站點首頁,芯片,模擬技術(shù),EDA及可編程 發(fā)表于：2/25/2008 基于NiosII的SSCA算法實現(xiàn) 基于ALTERA公司的NoisII軟核處理器及其Avalon總線架構(gòu),提出采用單片F(xiàn)PGA實現(xiàn)SSCA算法的方法;對算法中適合DSP處理的部分采用NiosII軟核處理器實現(xiàn)，其他部分采用VHDL語言實現(xiàn);給出了算法實現(xiàn)的具體流程，并對并行處理關(guān)鍵技術(shù)提出了解決方案。以余弦信號為例進行了驗證。 發(fā)表于：2/25/2008 利用SmartCompile和賽靈思的設(shè)計工具進行設(shè)計保存 芯片及解決方案,站點首頁,芯片,EDA及可編程 發(fā)表于：2/22/2008 Altera與Xilinx FPGA同在一個JTAG鏈中的配置方法 技術(shù)資料,站點首頁,技術(shù),EDA及可編程 發(fā)表于：2/22/2008 ?…602603604605606607608609610611…?
