在MIMO_GMC系統(tǒng)中，發(fā)送天線個(gè)數(shù)為N_T，接收天線的個(gè)數(shù)為N_R。假設(shè)信道沖激響應(yīng)序列的長(zhǎng)度為P，即假設(shè)有P徑，則每個(gè)接收通道待估計(jì)的信道參數(shù)個(gè)數(shù)為N_TP，相應(yīng)的導(dǎo)頻序列長(zhǎng)度應(yīng)該滿足L_P≥N_TP。
　　信道估計(jì)原理如圖2所示。首先用接收的導(dǎo)頻段數(shù)據(jù)與存儲(chǔ)原始發(fā)送導(dǎo)頻的共軛進(jìn)行矩陣乘法運(yùn)算，得到LS意義上的信道沖激響應(yīng)系數(shù)。將得到的LS信道系數(shù)送到噪聲方差估計(jì)模塊進(jìn)行能量統(tǒng)計(jì)，并結(jié)合接收導(dǎo)頻數(shù)據(jù)的能量統(tǒng)計(jì)值得到噪聲方差的估計(jì)；同時(shí)將每個(gè)時(shí)隙的LS信道參數(shù)變換到DCT域進(jìn)行單點(diǎn)濾波。最后在IDCT變換的同時(shí)進(jìn)行插值，得到數(shù)據(jù)段的MMSE信道沖激響應(yīng)輸出。

2 信道估計(jì)的FPGA實(shí)現(xiàn)
　　在B3G的MIMO-GMC系統(tǒng)上行鏈路中采用4發(fā)8收的空中接口方案，接收符號(hào)速率為每載波1.28MHz，總共有12個(gè)載波傳送數(shù)據(jù)，系統(tǒng)傳輸能力達(dá)到100Mbps。對(duì)于時(shí)隙結(jié)構(gòu)，每個(gè)時(shí)隙包含5個(gè)導(dǎo)頻段，導(dǎo)頻長(zhǎng)度32，保護(hù)段長(zhǎng)度8，數(shù)據(jù)段長(zhǎng)度216。采用高速可靠的信道估計(jì)器實(shí)現(xiàn)，假設(shè)總共有6徑，使用92.16MHz的工作時(shí)鐘來實(shí)現(xiàn)，則一個(gè)時(shí)隙總共有77 184個(gè)時(shí)鐘周期。

　　在MIMO-GMC硬件實(shí)現(xiàn)中，接收機(jī)總共使用了4塊如圖3所示結(jié)構(gòu)的信號(hào)處理（SP）板，M1同時(shí)接收來自兩塊Rx-AMS（接收預(yù)處理）板各4根天線3個(gè)載波的同步接收信號(hào)。按照載波將8根天線的接收信號(hào)分配到3個(gè)相同的信道估計(jì)和空時(shí)合并模塊進(jìn)行處理；3個(gè)載波的合并結(jié)果通過接口輸出到M2～M4分別進(jìn)行迭代檢測(cè)譯碼；最后將譯碼結(jié)果匯聚到M2板輸出到數(shù)據(jù)交換板。其中M1～M4均采用Xilinx公司Vertex II Pro 100芯片^[2]。
　　信道估計(jì)部分按照功能主要?jiǎng)澐譃槿竽K，分別是最小二乘信道估計(jì)模塊（LS）、噪聲方差估計(jì)模塊（Var）和DCT域插值濾波模塊（DCTFilter），如圖4所示，其中DCTFilter模塊包含DCT變換、單點(diǎn)濾波和IDCT插值變換。圖中Source模塊接收分別來自兩塊AMS板的同步數(shù)據(jù)，將其合并，并按照載波分配到三個(gè)相同的信道估計(jì)模塊進(jìn)行處理。

2.1 Source模塊FPGA實(shí)現(xiàn)
　　Source模塊主要由兩塊18KB雙端口BlockRAM組成，如圖5所示。將兩塊RAM當(dāng)作FIFO使用，兩個(gè)端口分別為輸入和輸出，分別接收存儲(chǔ)來自兩塊Rx_AMS板各4根天線的同步數(shù)據(jù)。兩塊RAM每存滿1個(gè)符號(hào)（3個(gè)載波各4根天線共12個(gè)復(fù)數(shù)數(shù)據(jù)），就將3個(gè)載波的數(shù)據(jù)按照8根天線的順序分別輸出到3個(gè)寄存器，同步輸出給3個(gè)信道估計(jì)模塊。
　　這里考慮到來自兩塊Rx_AMS板的數(shù)據(jù)不可能完全同步到達(dá)，而且存在數(shù)據(jù)到達(dá)先后的問題，所以采用兩塊FIFO來實(shí)現(xiàn)。這樣兩路數(shù)據(jù)同一符號(hào)之間的輸入時(shí)差即使達(dá)到3 000個(gè)時(shí)鐘周期，亦能正常工作，大大增強(qiáng)了系統(tǒng)魯棒性。

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2.2 LS模塊FPGA實(shí)現(xiàn)
　　LS模塊結(jié)構(gòu)框圖如圖6所示，將存儲(chǔ)的發(fā)送導(dǎo)頻的共軛與接收到的導(dǎo)頻信號(hào)進(jìn)行矩陣乘法運(yùn)算，得到信道沖擊響應(yīng)系數(shù)輸出。
　　由于本地共軛導(dǎo)頻是由原導(dǎo)頻循環(huán)右移產(chǎn)生各發(fā)送天線的導(dǎo)頻段，所以這里只要存儲(chǔ)第一個(gè)原始導(dǎo)頻的32個(gè)數(shù)據(jù)。在讀取時(shí)只要對(duì)讀取地址加適當(dāng)?shù)钠频刂肪涂梢宰x到發(fā)送到相應(yīng)天線的導(dǎo)頻數(shù)據(jù)。這里采用分布式RAM來存儲(chǔ)，將初值直接置入，設(shè)置為只讀模式。
　　對(duì)于接收導(dǎo)頻存儲(chǔ)RAM，由于一個(gè)導(dǎo)頻段有256個(gè)數(shù)據(jù)，為了保證接收存儲(chǔ)和輸出運(yùn)算不沖突，這里采用深度為512B的雙端口RAM構(gòu)造乒乓結(jié)構(gòu)，用最高位地址線進(jìn)行兩塊存儲(chǔ)區(qū)的區(qū)分，RAM兩端口，一個(gè)只寫另一個(gè)只讀。
　　雖然這里的接收存儲(chǔ)RAM采用了乒乓結(jié)構(gòu)來實(shí)現(xiàn)，但每個(gè)時(shí)隙最后一個(gè)導(dǎo)頻段與下一時(shí)隙第一個(gè)導(dǎo)頻段是連續(xù)輸入的，而該時(shí)隙的后續(xù)估計(jì)工作需要在下一時(shí)隙第一個(gè)導(dǎo)頻段開始LS估計(jì)前完成，否則后續(xù)的估計(jì)模塊均需要乒乓結(jié)構(gòu)才能保證兩個(gè)時(shí)隙的估計(jì)不沖突，這樣將耗費(fèi)大量資源。為了解決這一沖突，首先設(shè)置了一個(gè)LS估計(jì)開始信號(hào)(Start LS)來控制每個(gè)導(dǎo)頻段LS估計(jì)開始的時(shí)間，對(duì)于每個(gè)時(shí)隙的第一個(gè)導(dǎo)頻段，總等到前一個(gè)時(shí)隙信道估計(jì)完全結(jié)束以后才能開始，以保證其輸出對(duì)前一個(gè)時(shí)隙的估計(jì)不產(chǎn)生影響；對(duì)于其余導(dǎo)頻段，接收完成即開始LS估計(jì)，以盡量減少輸出時(shí)延。但僅僅進(jìn)行以上措施依然不能解決沖突問題，所以還需要對(duì)各個(gè)估計(jì)模塊進(jìn)行并行處理，以保證工作速率，從而保證前一個(gè)時(shí)隙的信道估計(jì)完全輸出以后，依然有足夠的時(shí)間處理下一個(gè)時(shí)隙的接收導(dǎo)頻，使得RAM中的數(shù)據(jù)在處理完成之前不被后續(xù)到來的導(dǎo)頻數(shù)據(jù)刷新，即在下一個(gè)時(shí)隙的第一個(gè)子時(shí)隙內(nèi)必須完成當(dāng)前時(shí)隙的信道估計(jì)的全部工作。
　　從圖6可以看出，這里采用了兩路復(fù)數(shù)乘法累加器來實(shí)現(xiàn)LS估計(jì)以提高速度。但這里對(duì)RAM的讀寫提出了特殊要求，兩塊RAM需要同時(shí)輸出兩個(gè)不同的信號(hào)。考慮到對(duì)于不同的接收天線，其發(fā)送導(dǎo)頻順序是一樣的，這樣如果當(dāng)前處理的僅僅是不同接收天線同一位置同一徑的數(shù)據(jù)，即所需讀取的本地導(dǎo)頻也一樣，則本地導(dǎo)頻輸出僅需一個(gè)。對(duì)于接收導(dǎo)頻存儲(chǔ)RAM，利用雙端口RAM的特性^[2]，將輸出端口寬度設(shè)置為輸入端口寬度的兩倍，將接收導(dǎo)頻的存儲(chǔ)地址的低地址設(shè)置為接收天線，這樣每次輸出均能同時(shí)輸出相鄰兩根接收天線的導(dǎo)頻數(shù)據(jù)，保證了并行處理的數(shù)據(jù)源，最終將兩路并行輸出數(shù)據(jù)并串轉(zhuǎn)換，串行輸出。由于導(dǎo)頻長(zhǎng)度為32，所以兩路數(shù)據(jù)每32個(gè)時(shí)鐘分別輸出1個(gè)信道參數(shù)。這樣兩路串行以后每32個(gè)時(shí)鐘周期連續(xù)輸出2個(gè)信道參數(shù)。
2.3 Var模塊FPGA實(shí)現(xiàn)
　　Var模塊結(jié)構(gòu)框圖如圖7所示。該模塊同時(shí)接收系統(tǒng)輸入的導(dǎo)頻信號(hào)和LS模塊輸出的信道參數(shù)，將其分別進(jìn)行能量累加，通過一個(gè)FIFO同步輸出到噪聲方差計(jì)算模塊，得到當(dāng)前時(shí)隙的噪聲方差，與存儲(chǔ)的前一時(shí)隙的噪聲方差進(jìn)行平滑處理得到當(dāng)前噪聲方差輸出。

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2.4 DCTFilter模塊FPGA實(shí)現(xiàn)
　　DCTFilter模塊結(jié)構(gòu)框圖如圖8所示。該模塊接收初次信道估計(jì)參數(shù)對(duì)其進(jìn)行DCT變換，存儲(chǔ)結(jié)果的同時(shí)對(duì)其按照塊和徑進(jìn)行信道增益矩陣統(tǒng)計(jì)。一個(gè)時(shí)隙的信道參數(shù)全部輸入完成以后，對(duì)得到的信道增益矩陣與存儲(chǔ)的前一時(shí)隙的信道增益矩陣進(jìn)行平滑處理得到當(dāng)前時(shí)隙的信道增益矩陣，計(jì)算出單點(diǎn)濾波矩陣，接著用其對(duì)信道參數(shù)進(jìn)行單點(diǎn)濾波，最后做IDCT插值變換輸出，得到MMSE信道參數(shù)輸出。
　　從圖8可以看出，這里僅用一塊RAM存儲(chǔ)一個(gè)17×5的IDCT陣，而沒有存儲(chǔ)DCT陣，這是由于5×5的DCT矩陣是IDCT矩陣模4余1行全部元素的轉(zhuǎn)秩。
　　DCT子模塊接收來自LS模塊的信道參數(shù)，按照公式：
　　
　　計(jì)算出DCT域的信道參數(shù)，其中_5x192代表輸入的信道參數(shù)，其5行分別代表5個(gè)導(dǎo)頻段的信道參數(shù)，是按照時(shí)間順序輸入的。如果按照通常設(shè)計(jì)方案，需要存儲(chǔ)輸入的信道參數(shù)，等到一個(gè)時(shí)隙的數(shù)據(jù)完全存儲(chǔ)以后才開始DCT變換，并用另外一個(gè)存儲(chǔ)單元來存儲(chǔ)DCT域的信道參數(shù)。但這樣的設(shè)計(jì)有兩個(gè)缺點(diǎn):(1)需要大量的存儲(chǔ)空間來存儲(chǔ)信道參數(shù)，存儲(chǔ)壓力很大；(2)大量時(shí)間系統(tǒng)處于等待狀態(tài)，對(duì)于時(shí)延要求如此苛刻的系統(tǒng)，這更加重了后續(xù)模塊的處理壓力。這里將公式(1)變形為：
　　
　　其中U_i是DCT陣的列，而_i對(duì)應(yīng)的則是第i個(gè)導(dǎo)頻段信道參數(shù)。從變形以后的公式可以看出，輸入信道參數(shù)無需存儲(chǔ)，每輸入一個(gè)數(shù)據(jù)，與相應(yīng)DCT系數(shù)相乘，與存儲(chǔ)的DCT信道參數(shù)累加再存儲(chǔ)，便可以得到DCT域的信道參數(shù)；另一方面，LS信道參數(shù)的輸入完成以后只需經(jīng)過幾個(gè)時(shí)鐘周期，DCT域信道參數(shù)計(jì)算就可完成了，大大壓縮了系統(tǒng)延遲。
　　每計(jì)算出一個(gè)DCT域的信道參數(shù)以后，除了送到存儲(chǔ)單元以外還直接送到信道增益矩陣（PG）統(tǒng)計(jì)模塊，按照塊和徑進(jìn)行統(tǒng)計(jì)。這里每得到一個(gè)DCT域信道參數(shù)便進(jìn)行一次統(tǒng)計(jì)，所以對(duì)系統(tǒng)產(chǎn)生極少的系統(tǒng)延時(shí)。其輸出結(jié)果與存儲(chǔ)的上一個(gè)時(shí)隙的增益矩陣進(jìn)行平滑，得到當(dāng)前時(shí)隙的增益矩陣存儲(chǔ)；同時(shí)輸出到濾波矩陣計(jì)算模塊計(jì)算出濾波系數(shù)。
　　在所有濾波系數(shù)計(jì)算完成以后，就開始對(duì)DCT域的信道系數(shù)進(jìn)行單點(diǎn)濾波，接著進(jìn)行IDCT變換輸出。這里是個(gè)計(jì)算密集型單元，數(shù)據(jù)輸出速度完全受計(jì)算速度控制。乘法器并行程度越高，輸出時(shí)延越小，但同時(shí)消耗的資源也越多，這就需要找一個(gè)合適的折衷方案在滿足時(shí)延的需求下盡量減少資源開銷。對(duì)于單點(diǎn)濾波，每一個(gè)DCT域的信道參數(shù)均要進(jìn)行單點(diǎn)濾波，即每讀取一個(gè)存儲(chǔ)的DCT域的信道參數(shù)都要進(jìn)行一次乘法運(yùn)算；對(duì)于IDCT變換，每輸出一個(gè)數(shù)據(jù)需要進(jìn)行5次乘法運(yùn)算，總共要輸出3 264個(gè)數(shù)據(jù)，即進(jìn)行16 320次乘法。如果不復(fù)用則總共需要16 320個(gè)時(shí)鐘周期，而一個(gè)子時(shí)隙只有18 432個(gè)時(shí)鐘周期，加上其他模塊的處理延遲，就不能滿足系統(tǒng)時(shí)延要求了，因此，這里采用兩路并行處理。
　　在單點(diǎn)濾波和IDCT變換處理過程中涉及3個(gè)RAM的存?。簽V波矩陣存儲(chǔ)RAM、DCT域信道參數(shù)存儲(chǔ)RAM和IDCT系數(shù)存儲(chǔ)RAM。這里采用與DCT變換類似的方法來解決從不同的RAM中同時(shí)讀取兩路數(shù)據(jù)的方法，這是因?yàn)閷?duì)于相同發(fā)送天線、相同導(dǎo)頻段、相同徑的DCT域信道參數(shù)其濾波系數(shù)和IDCT系數(shù)都是相同的，這里不再重述。
3 信道估計(jì)器硬件測(cè)試
　　信道估計(jì)器的硬件測(cè)試主要由單模塊測(cè)試和系統(tǒng)測(cè)試兩部分組成。