頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 Synplicity 加入 Xilinx ESL 的設(shè)計生態(tài)系統(tǒng) 廠商新聞,站點首頁,資訊,MCU/DSP,EDA及可編程 發(fā)表于：11/29/2007 基于FPGA的高速PID控制器設(shè)計與仿真 采用流水線和狀態(tài)機設(shè)計方法對增量式數(shù)字PID控制算法進行了優(yōu)化設(shè)計，給出了優(yōu)化后的FPGA實現(xiàn)方法，對完整的PID控制系統(tǒng)進行了軟件仿真。 發(fā)表于：11/27/2007 Altera Quartus II軟件榮膺EDN中國2007創(chuàng)新獎 廠商新聞,站點首頁,資訊,EDA及可編程 發(fā)表于：11/27/2007 基于NiosⅡ的圖像采集和顯示的實現(xiàn) 采用OV2610的CMOS圖像傳感器和26K色的TFT液晶屏，在SOPC上集成了OV2610、TFT液晶控制器和DMA控制器，實現(xiàn)了圖像數(shù)據(jù)流的采集和顯示。 發(fā)表于：11/21/2007 DRM系統(tǒng)的SHA256算法設(shè)計及FPGA實現(xiàn) 介紹了一種適于DRM系統(tǒng)的SHA-256算法和HMAC算法，給出了在FPGA上實現(xiàn)SHA256算法和HMAC算法的一種電路設(shè)計方案，并對算法的硬件實現(xiàn)部分進行了優(yōu)化設(shè)計，給出了基于Altera公司的Stratix II系列的FPGA的實現(xiàn)結(jié)果。 發(fā)表于：11/19/2007 3-DES IP核的VerilogHDL設(shè)計 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯(lián)，為該IP核設(shè)計了輸入輸出控制信號，同時將其下載到FPGA中進行驗證，獲得了良好的性能。 發(fā)表于：11/19/2007 面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計 對新分組密碼算法SMS4進行了FPGA實現(xiàn)。所設(shè)計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實時產(chǎn)生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。實驗表明，該IP核吞吐率高且相對面積小，非常適合面積受限條件下的無線產(chǎn)品應(yīng)用。 發(fā)表于：11/19/2007 開啟可配置處理新時代 Xilinx發(fā)布新一代完整的嵌入式處理平臺 新器件,站點首頁,芯片,MCU/DSP,嵌入式系統(tǒng),EDA及可編程 發(fā)表于：11/14/2007 一種基于DAB正交頻分復(fù)用系統(tǒng)的變長度高速FFT處理器的硬件設(shè)計 技術(shù)論文,站點首頁,技術(shù),模擬技術(shù),EDA及可編程 發(fā)表于：11/14/2007 Altera和Synopsys合作，為ASIC設(shè)計提供Nios II處理器內(nèi)核 Altera公司(NASDAQ: ALTR)和Synopsys有限公司(NASDAQ: SNPS)今天宣布，Altera流行的Nios II處理器內(nèi)核可通過DesignWare Star IP包提供許可給客戶使用。這一新品擴展了Altera現(xiàn)有的FPGA和HardCopy 結(jié)構(gòu)化ASIC產(chǎn)品供給，幫助Nios II用戶將設(shè)計移植到標準單元ASIC。Nios II處理器內(nèi)核是應(yīng)用最廣泛的FPGA處理器，其客戶群有5,000多家電子設(shè)備生產(chǎn)商，包括世界上排名靠前的OEM。 發(fā)表于：11/14/2007 ?…610611612613614615616617618619…?
