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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

飛思卡爾和Altera攜手在FPGA上推出世界首款軟ColdFire內(nèi)核

廠商新聞,站點(diǎn)首頁(yè),資訊,EDA及可編程

發(fā)表于：6/11/2008

第三種嵌入式軟核處理器幫助Altera SOPC Builder工具擴(kuò)展了系統(tǒng)級(jí)設(shè)計(jì)領(lǐng)先優(yōu)勢(shì)

新器件,站點(diǎn)首頁(yè),芯片,EDA及可編程

發(fā)表于：6/11/2008

60V、高壓側(cè)檢測(cè) LED 控制器用于升壓、降壓或降壓-升壓型大電流 LED 應(yīng)用

新器件,站點(diǎn)首頁(yè),芯片,EDA及可編程

發(fā)表于：6/10/2008

【視頻】德州儀器推出采用 SC70 封裝的系列零漂移、雙向電流分流監(jiān)測(cè)器

新器件,站點(diǎn)首頁(yè),芯片,MCU/DSP,EDA及可編程

發(fā)表于：6/10/2008

美國(guó)Xilinx公司宣布重組計(jì)劃

廠商新聞,站點(diǎn)首頁(yè),資訊,EDA及可編程

發(fā)表于：6/6/2008

Spansion MirrorBit NOR閃存解決方案為Xilinx Spartan-3A客戶提供更多選擇

新器件,站點(diǎn)首頁(yè),芯片,EDA及可編程

發(fā)表于：6/5/2008

一種分布式的高性能PIM-SM組播實(shí)現(xiàn)方案

設(shè)計(jì)應(yīng)用,站點(diǎn)首頁(yè),技術(shù),網(wǎng)絡(luò)與通信,EDA及可編程

發(fā)表于：6/5/2008

雙模式CORDIC算法的FPGA實(shí)現(xiàn)

CORDIC算法將復(fù)雜的算術(shù)運(yùn)算轉(zhuǎn)化為簡(jiǎn)單的加法和移位操作，然后逐次逼近結(jié)果。這種方法很好的兼顧了精度、速度和硬件復(fù)雜度，它與VLSI技術(shù)的結(jié)合對(duì)DSP算法的硬件實(shí)現(xiàn)具有極大的意義，因而在數(shù)字信號(hào)處理領(lǐng)域得到了廣泛應(yīng)用。本文首先簡(jiǎn)要介紹了CORDIC算法的原理，然后詳細(xì)描述了雙模式（旋轉(zhuǎn)/向量）CORDIC算法的預(yù)處理和后處理，并且基于FPGA實(shí)現(xiàn)了流水線雙模CORDIC算法。

發(fā)表于：6/5/2008

基于Nios II/s的通用無(wú)線傳感網(wǎng)絡(luò)節(jié)點(diǎn)的設(shè)計(jì)

無(wú)線傳感器網(wǎng)絡(luò)是一項(xiàng)基于無(wú)線網(wǎng)絡(luò)通信，在普適環(huán)境下可實(shí)現(xiàn)區(qū)域性信息采集的網(wǎng)絡(luò)技術(shù)。本文基于Nios II系列32位RISC嵌入式處理器Nios II CPU,24位并行模/數(shù)轉(zhuǎn)換芯片AD7787, 射頻芯片cc2510,采用創(chuàng)新的三維IP地址分配法，結(jié)合傳統(tǒng)無(wú)線網(wǎng)絡(luò)技術(shù)和MAC協(xié)議，設(shè)計(jì)了一個(gè)通用性較強(qiáng)的無(wú)線傳感器網(wǎng)絡(luò)模型。同時(shí)利用太陽(yáng)能和節(jié)點(diǎn)自身攜帶微型電池協(xié)同供電，太陽(yáng)能充電的雙模式供電法，在無(wú)線傳感網(wǎng)絡(luò)的能源問(wèn)題上作出了改進(jìn)。

發(fā)表于：6/5/2008

Motion JPEG視頻壓縮IP核的設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)了一個(gè)高效的全流水線結(jié)構(gòu)的Motion JPEG視頻壓縮IP核。在設(shè)計(jì)中提出了一種適合FPGA結(jié)構(gòu)的并行快速矩陣轉(zhuǎn)置電路結(jié)構(gòu)和全流水線的二維離散余弦變換電路結(jié)構(gòu)。在Altera公司的CycloneII系列芯片上搭建了包含NIOSII處理器和Motion JPEG視頻壓縮IP核在內(nèi)的SOPC結(jié)構(gòu)的驗(yàn)證系統(tǒng)。實(shí)驗(yàn)測(cè)得Motion JPEG視頻壓縮IP核可在50Mhz的時(shí)鐘頻率完成對(duì)NTSC制視頻中亮度分量的實(shí)時(shí)壓縮，在100Mhz的時(shí)鐘頻率完成對(duì)952×568連續(xù)亮度圖像的實(shí)時(shí)壓縮，幀率達(dá)147frame/s。實(shí)驗(yàn)結(jié)果表明Motion JPEG視頻壓縮IP核具有較大的實(shí)用價(jià)值和廣闊的應(yīng)用前景。

發(fā)表于：6/4/2008