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XR芯片系統的EMU全場景AVIP快速迭代驗證方案[EDA與制造][工業(yè)自動化]

隨著XR領域的不斷發(fā)展，市場對全功能和更高性能的復雜XR芯片系統需求越來越強烈。需求傳導到芯片設計環(huán)節(jié)，呈現出芯片規(guī)模和復雜度增加的態(tài)勢，給芯片驗證收斂帶來的挑戰(zhàn)也同時不斷增大。如何在投片前做到關鍵指標驗證收斂，是每個芯片工程師和項目經理面對的難題。在XR芯片研發(fā)領域，為了解決這一難題，提出EMU全場景AVIP快速迭代驗證方案，其中EMU設備采用Cadence Palladium Z2，AVIP在Cadence VIP的基礎上，適配Palladium Z2 EMU環(huán)境，對接PCIe、MIPI、USB、UART等不同接口，并滿足仿真加速、數據比對等需求。通過在XR芯片系統中EMU全場景AVIP快速迭代驗證方案的應用，有效提升驗證收斂效率，為芯片的成功交付做到了有力支撐。

發(fā)表于：2025/8/14 13:35:00

基于Cadence軟件平臺的分布式電源噪聲仿真方法研究[EDA與制造][工業(yè)自動化]

為了縮短采用PowerSI提取電源S參數的建模時間，提高芯片內部功能模塊電源仿真的精度，進一步識別敏感區(qū)域電源噪聲，引入了一種基于封裝電源的分布式建模及電源噪聲實測點確定方法。用該方法研究了系統處理芯片內部功能模塊的電源仿真，發(fā)現在時域電源仿真的噪聲中，同一數據流流經功能近似的電源模塊產生的電源噪聲存在相似性。在此基礎上，建立電源分布式模型，將功能近似的電源模塊進行分組，并將分組后的封裝電源S 參數模型和die內RC模型融入到電源時域噪聲仿真中，然后根據仿真結果確定封裝bump處敏感區(qū)域噪聲實測點的位置。通過仿測對比發(fā)現，在噪聲頻域主頻點對齊的條件下，噪聲時域的仿測誤差小于6%，驗證了所提分布式仿真方法的有效性。

發(fā)表于：2025/8/14 13:26:00

基于Innovus COD的高效時鐘樹綜合方法及應用[EDA與制造][工業(yè)自動化]

基于Cadence Innovus 時鐘樹綜合與優(yōu)化引擎COD，提出了一種對于spec文件優(yōu)化精簡的方案（auto_spec flow），該方案省去了工具自動生成的spec中冗余的內容，并根據各命令類型進行重新排序，方便用戶進行spec文件的閱讀與管理。此外auto_spec flow還考慮了時鐘樹綜合中常見的問題，如DFT時鐘對功能時鐘的影響，以及generated_clock對主時鐘的影響，分別添加了DFT時鐘處理腳本，以及generated_clock自動識別處理功能。實驗結果表明，auto_spec flow能夠有效地提升工作效率，縮短時鐘latency，提升時鐘質量，并對芯片PPA的提升具有重要意義。

發(fā)表于：2025/8/14 13:16:00

Voltus Insight AI 在高性能CPU核物理實現上的全流程應用[EDA與制造][工業(yè)自動化]

隨著高性能計算芯片設計向先進工藝節(jié)點演進，芯片集成度的飛躍式增長使得晶體管密度突破每平方毫米數億門級，導致電源分配網絡（PDN）的金屬線寬持續(xù)收窄，通孔電阻呈非線性上升，加上高密度邏輯單元在吉赫茲級時鐘頻率下的同步翻轉行為，顯著加劇了電壓降（IR Drop）風險?；贑adence Voltus Insight AI feature，提出了一種針對高性能CPU核的物理實現的全流程電壓降優(yōu)化方案，通過整合AI驅動的IR感知布局（IR-Aware Placement）、電源網絡加強（reinforce_pg）及Watch Box修復技術，能夠動態(tài)預測電源網格的電流分布熱點，對高功耗邏輯單元進行擺放優(yōu)化，實現IR 熱點區(qū)域的提前預防和高效修復。結果表明，在相同條件下，不僅能節(jié)約時間，提高效率，電壓降修復率也從過去的66%顯著提升至96%，同時避免了時序（Timing）與設計規(guī)則（DRC）的惡化。

發(fā)表于：2025/8/13 17:17:00

Virtuoso Schematic Migration在模擬電路遷移中的應用[EDA與制造][工業(yè)自動化]

設計在不同工藝節(jié)點之間的遷移是每位IC設計師都非常關注的熱點問題。為了幫助IC設計師解決這一問題，Cadence攜手全球各大晶圓代工廠，開發(fā)出新的技術，以高效地將電路圖遷移到新的節(jié)點，并使用更新的分析工具來確保獲得最佳結果。Virtuoso Schematic Migration（VSM）是Virtuoso Studio IC23.1中基于Schematic XL的一個先進的電路遷移平臺?？梢詭椭こ處熆焖俚貙⒆约旱脑O計在不同工藝間進行遷移，以大幅度縮減電路設計周期，提高研發(fā)效率。該工具不僅支持多個library之前的協同遷移，同時也支持電路頂層的hierarchy遷移，在不同晶圓廠商工藝間遷移時也能自動解決器件pin錯位的問題。

發(fā)表于：2025/8/13 17:09:00

使用SpectreX-GPU加速大規(guī)模高精度模擬電路的仿真驗證[EDA與制造][工業(yè)自動化]

隨著半導體先進工藝的發(fā)展，集成電路規(guī)模、復雜度不斷增加，給電路仿真驗證帶來了極大的挑戰(zhàn)。利用SpectreX-GPU加速電路仿真，極大地提升了先進工藝大規(guī)模高精度復雜電路的仿真驗證效率，突破了該類設計的仿真驗證瓶頸。SpectreX-GPU是Cadence Spectre平臺一款新的全精度SPICE仿真引擎，將傳統的基于CPU的電路仿真工具拓展至更大算力的CPU-GPU異構計算中，結合了GPU強大的并行計算能力與CPU的復雜運算能力，實現兩種計算能力之間的高效調度和平衡，同時保持SpectreX仿真器的準確性。針對本公司不同類型的實際電路，利用SpectreX-GPU 仿真引擎和GPU進行仿真，與基于CPU的SpectreX相比，在不影響仿真精度的前提下，顯著縮短了仿真時間，提高了驗證效率和覆蓋范圍，幫助工程師在保證設計質量的前提下進一步縮短設計周期。

發(fā)表于：2025/8/13 17:00:00

片上網絡相關技術研究綜述[模擬設計][通信網絡]

隨著集成電路技術向納米尺度深入發(fā)展，片上網絡（Network-on-Chip，NoC）作為解決多核系統通信瓶頸的關鍵技術，受到廣泛關注。基于最新研究成果，探討了影響NoC發(fā)展的幾個方面關鍵問題，包括拓撲結構、路由算法、交換機制和服務質量等方面的典型技術和最新進展。研究表明，當前一些新興技術顯著提升了NoC的性能，如降低通信延遲、提升吞吐量、優(yōu)化功耗控制及提高資源利用率等。盡管如此，仍面臨集成難度高、流量管理難等諸多挑戰(zhàn)。最后，總結了NoC技術的現存問題，并探討了未來發(fā)展趨勢。

發(fā)表于：2025/8/13 16:50:00

勘探開發(fā)數據標準展示工具的設計與實現[其他][其他]

立足于勘探開發(fā)數據標準的業(yè)務特性及其應用場景，設計了一款數據標準展示工具,并基于Spring Boot開發(fā)框架和Vue框架分別實現后端和前端的工具開發(fā)工作。該工具具備多項功能，包括數據標準規(guī)范文檔的分冊展示、勘探開發(fā)業(yè)務流程展示，以及勘探開發(fā)業(yè)務數據標準規(guī)范和主數據標準規(guī)范的可視化呈現。用戶通過該工具，可按照不同的業(yè)務層級、業(yè)務活動、數據集及其相互之間的關聯關系進行直觀的圖形化瀏覽和查看。結合勘探開發(fā)業(yè)務特點和業(yè)務流程，通過數據標準的可視化展示，該工具極大地增強了數據標準的共享性和可理解性，從而促進了數據標準在企業(yè)內部的有效溝通和應用，為勘探開發(fā)數據治理工作提供了堅實的基礎，助力勘探開發(fā)數據管理整體效率和質量的提升，同時為數據驅動決策和業(yè)務優(yōu)化提供了有力支持。

發(fā)表于：2025/7/29 16:33:51

風險等級化視角下行政算法的差序化公開[其他][其他]

當從行政法秉持的行政公開性立場對行政算法予以關注并對其透明度規(guī)制進行制度性回應時，與其追求一個難以普遍適用的單一路徑，不如采用“差序化”監(jiān)管的理念，順應自動化行政中算法的不同特點，在方法論上放棄統一適用的公開路徑，轉而透過對實踐的總結和歸類，以算法對權利的實質影響程度為標準，抽象出算法介入自動化行政的不同風險等級，并對其適配相應的公開要求，明確其公開程度與具體的公開方式，最大程度上規(guī)避自動化行政中算法實質風險的不確定性與法律規(guī)范所追求的普遍適用性之間的矛盾。

發(fā)表于：2025/7/29 16:02:16

犯罪恐懼感對隱私讓渡意愿的影響研究[模擬設計][工業(yè)自動化]

海量的個人信息用于社會治理，雖然降低了犯罪恐懼感，但是也帶來“去知覺化”的問題和隱私泄露的風險。為了促進數據私益和公益的平衡，基于2023年中國犯罪被害調查數據，圍繞隱私權衡行為的影響因素展開實證研究。結果表明，犯罪恐懼感不僅直接降低了人們的隱私讓渡意愿，還會通過降低警察信任感和官方媒體效力降低讓渡意愿。因此，應當從減輕犯罪恐懼感入手，建立透明的信息利用機制，利用數據價值的同時規(guī)避隱私泄露風險，確保始終將群眾作為受益者。

發(fā)表于：2025/7/29 15:33:16