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開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

萊迪思即將舉辦網(wǎng)絡(luò)研討會(huì)，討論最新的Avant平臺(tái)

　　中國(guó)上?！?023年3月15日——萊迪思半導(dǎo)體公司（NASDAQ: LSCC），低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布將舉辦網(wǎng)絡(luò)研討會(huì)探討Avant?平臺(tái) ，這是一款全新的FPGA平臺(tái)，旨在將萊迪思領(lǐng)先的低功耗架構(gòu)、小尺寸和高性能拓展到中端FPGA產(chǎn)品。

發(fā)表于：3/15/2023

基于以太網(wǎng)的FPGA遠(yuǎn)程調(diào)試系統(tǒng)設(shè)計(jì)

基于FPGA主控制器的系統(tǒng)，由于其高度定制化的特點(diǎn)，程序版本一旦固定，后期維護(hù)調(diào)試極其困難。系統(tǒng)采用FPGA MicroBlaze軟核處理器實(shí)現(xiàn)TCP/IP協(xié)議棧，通過(guò)以太網(wǎng)傳輸升級(jí)文件，實(shí)現(xiàn)FPGA模塊的實(shí)時(shí)在線更新，完成遠(yuǎn)程調(diào)試所需的遠(yuǎn)程指令注入和數(shù)據(jù)遠(yuǎn)程上傳。該系統(tǒng)通過(guò)以太網(wǎng)方式，能夠脫離傳統(tǒng)的調(diào)試方法，在設(shè)備現(xiàn)場(chǎng)人工不參與的情況下實(shí)現(xiàn)遠(yuǎn)程設(shè)備調(diào)試，減少了維護(hù)成本。采用該方法的系統(tǒng)具有可靠、配置速度快、無(wú)需重啟等特點(diǎn)，也可用于云計(jì)算、實(shí)時(shí)仿真等其他方向。

發(fā)表于：3/1/2023

基于RISC-V的AES密碼加速引擎設(shè)計(jì)與驗(yàn)證

隨著物聯(lián)網(wǎng)技術(shù)的快速發(fā)展和物聯(lián)網(wǎng)設(shè)備的廣泛部署，信息安全問(wèn)題日益凸顯。密碼是保障信息安全的關(guān)鍵核心技術(shù)，但傳統(tǒng)的密碼算法適配方案存在性能和靈活性難以兼顧的問(wèn)題，提出了一種密碼指令擴(kuò)展方案在兩者之間取得了很好的平衡。首先分析了AES算法的運(yùn)算環(huán)節(jié)，結(jié)合蜂鳥(niǎo)E203處理器架構(gòu)，提出了密碼指令擴(kuò)展和加速引擎設(shè)計(jì)方案；接著進(jìn)行了軟硬件實(shí)現(xiàn)，構(gòu)建了RTL級(jí)仿真環(huán)境和FPGA板級(jí)驗(yàn)證環(huán)境；最后進(jìn)行了實(shí)驗(yàn)驗(yàn)證和對(duì)比分析。實(shí)驗(yàn)結(jié)果表明，提出的方案在只增加接近2%的硬件資源的情況下可以取得約700%的加速比，具有較高的能效，可適用于在物聯(lián)網(wǎng)等資源受限的場(chǎng)合。

發(fā)表于：2/28/2023

《基于MATLAB與FPGA的圖像處理教程》上市一周銷量突破2000冊(cè)

《基于MATLAB與FPGA的圖像處理教程》這個(gè)月終于與大家見(jiàn)面了。

發(fā)表于：2/22/2023

芯片設(shè)計(jì)五部曲之三 | 戰(zhàn)略規(guī)劃家——算法仿真

上兩集我們已經(jīng)分別深入了模擬IC和數(shù)字IC的設(shè)計(jì)全流程，結(jié)合EDA工具特性和原理，講述怎么利用計(jì)算機(jī)技術(shù)提高模擬與數(shù)字芯片的研發(fā)設(shè)計(jì)效率。這一集，我們把其中的算法仿真部分拉出來(lái)展開(kāi)說(shuō)說(shuō)。

發(fā)表于：2/22/2023

教程：基于FPGA實(shí)現(xiàn)分離用軟件的圖像處理系統(tǒng)設(shè)計(jì)

　　圖像處理FPGA 設(shè)計(jì)基本方法：1.陣列結(jié)構(gòu)結(jié)合流水線處理設(shè)計(jì)例如RGB圖像，包括三組數(shù)據(jù)，處理時(shí)需要并行三通道后，每個(gè)通道進(jìn)行分別的串行流水處理。2.緩存設(shè)計(jì)幀緩存行緩存列對(duì)齊3.資源分辨率處理窗口對(duì)資源影響成倍增加

發(fā)表于：2/19/2023

入門(mén)：FPGA的電源要求是什么？

　　ROHM擁有各種各樣的DC/DC轉(zhuǎn)換器IC，其中包括適合用于FPGA電源的產(chǎn)品陣容。這里列舉的8種機(jī)型，可滿足FPGA需要的電源規(guī)格，也提供參考設(shè)計(jì)。我們就該FPGA用降壓型DC/DC轉(zhuǎn)換器系列的性能以及特征采訪了ROHM的應(yīng)用工程師柴戸孝信（Shibako Takanobu）先生。

發(fā)表于：2/19/2023

入門(mén)：你必須知道的FPGA硬件屬性

　　如果我們進(jìn)一步放大，我們可以看到，每個(gè)可編程模塊都包含有許多數(shù)字功能。在這個(gè)例子中，我們可以見(jiàn)到一個(gè)三輸入的查找表（LUT）、一個(gè)復(fù)用器和一個(gè)觸發(fā)器，但重要的是我們要認(rèn)識(shí)到，這些功能的數(shù)量和類型對(duì)不同系列的 FPGA 來(lái)說(shuō)是會(huì)變化的。

發(fā)表于：2/19/2023

教程：Xilinx FPGA電源設(shè)計(jì)與注意事項(xiàng)

　　隨著半導(dǎo)體和芯片技術(shù)的飛速發(fā)展，現(xiàn)在的FPGA集成了越來(lái)越多的可配置邏輯資源、各種各樣的外部總線接口以及豐富的內(nèi)部RAM資源，使其在國(guó)防、醫(yī)療、消費(fèi)電子等領(lǐng)域得到了越來(lái)越廣泛的應(yīng)用。當(dāng)采用FPGA進(jìn)行設(shè)計(jì)電路時(shí)，大多數(shù)FPGA對(duì)上電的電源排序和上電時(shí)間是有要求的，所以電源排序是需要考慮的一個(gè)重要的方面。通常情況下，F(xiàn)PGA供應(yīng)商都規(guī)定了電源排序、上電時(shí)間的要求。因?yàn)橐粋€(gè)FPGA所需要的電源軌數(shù)量會(huì)從3個(gè)到10個(gè)以上不等。通過(guò)遵循推薦的電源序列，可以避免在啟動(dòng)期間吸取過(guò)大的電流，同時(shí)又可以防止器件受損壞。對(duì)一個(gè)FPGA的最小電路中的電源進(jìn)行排序有多種方法。本文中主要以MP5650為例，來(lái)敘述把PGOOD引腳級(jí)聯(lián)至使能引腳來(lái)實(shí)現(xiàn)排序。

發(fā)表于：1/29/2023

基于 FPGA 的目標(biāo)檢測(cè)網(wǎng)絡(luò)加速電路設(shè)計(jì)

　　目前主流的目標(biāo)檢測(cè)算法都是用CNN來(lái)提取數(shù)據(jù)特征，而CNN的計(jì)算復(fù)雜度比傳統(tǒng)算法高出很多。同時(shí)隨著CNN不斷提高的精度，其網(wǎng)絡(luò)深度與參數(shù)的數(shù)量也在飛快地增長(zhǎng)，其所需要的計(jì)算資源和內(nèi)存資源也在不斷增加。目前通用CPU已經(jīng)無(wú)法滿足CNN的計(jì)算需求，如今主要研究大多通過(guò)專用集成電路（ASIC），圖形處理器（GPU）或者現(xiàn)場(chǎng)可編程門(mén) 陣列（FPGA）來(lái)構(gòu)建硬件加速電路，來(lái)提升計(jì)算CNN的性能。

發(fā)表于：1/29/2023