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消息稱英特爾Altera潛在買家已進入下一輪競標

消息稱英特爾Altera潛在買家已進入下一輪競標

12 月 20 日消息，北京時間今天凌晨，據(jù)彭博社援引知情人士消息稱，英特爾公司已將若干收購公司列入其 Altera 業(yè)務(wù)單元的下輪競標名單。該計劃最初由“被罷免”的帕特?基辛格發(fā)起，陷入困境中的英特爾正在推進這一收購進程。 Altera 是一家專注于設(shè)計低功耗可編程芯片的公司。

教程：基于FPGA實現(xiàn)分離用軟件的圖像處理系統(tǒng)設(shè)計

　　圖像處理FPGA 設(shè)計基本方法：1.陣列結(jié)構(gòu)結(jié)合流水線處理設(shè)計例如RGB圖像，包括三組數(shù)據(jù)，處理時需要并行三通道后，每個通道進行分別的串行流水處理。2.緩存設(shè)計幀緩存行緩存列對齊3.資源分辨率處理窗口對資源影響成倍增加

發(fā)表于：2/19/2023

入門：FPGA的電源要求是什么？

　　ROHM擁有各種各樣的DC/DC轉(zhuǎn)換器IC，其中包括適合用于FPGA電源的產(chǎn)品陣容。這里列舉的8種機型，可滿足FPGA需要的電源規(guī)格，也提供參考設(shè)計。我們就該FPGA用降壓型DC/DC轉(zhuǎn)換器系列的性能以及特征采訪了ROHM的應(yīng)用工程師柴戸孝信（Shibako Takanobu）先生。

發(fā)表于：2/19/2023

入門：你必須知道的FPGA硬件屬性

　　如果我們進一步放大，我們可以看到，每個可編程模塊都包含有許多數(shù)字功能。在這個例子中，我們可以見到一個三輸入的查找表（LUT）、一個復(fù)用器和一個觸發(fā)器，但重要的是我們要認識到，這些功能的數(shù)量和類型對不同系列的 FPGA 來說是會變化的。

發(fā)表于：2/19/2023

教程：Xilinx FPGA電源設(shè)計與注意事項

　　隨著半導(dǎo)體和芯片技術(shù)的飛速發(fā)展，現(xiàn)在的FPGA集成了越來越多的可配置邏輯資源、各種各樣的外部總線接口以及豐富的內(nèi)部RAM資源，使其在國防、醫(yī)療、消費電子等領(lǐng)域得到了越來越廣泛的應(yīng)用。當采用FPGA進行設(shè)計電路時，大多數(shù)FPGA對上電的電源排序和上電時間是有要求的，所以電源排序是需要考慮的一個重要的方面。通常情況下，F(xiàn)PGA供應(yīng)商都規(guī)定了電源排序、上電時間的要求。因為一個FPGA所需要的電源軌數(shù)量會從3個到10個以上不等。通過遵循推薦的電源序列，可以避免在啟動期間吸取過大的電流，同時又可以防止器件受損壞。對一個FPGA的最小電路中的電源進行排序有多種方法。本文中主要以MP5650為例，來敘述把PGOOD引腳級聯(lián)至使能引腳來實現(xiàn)排序。

發(fā)表于：1/29/2023

基于 FPGA 的目標檢測網(wǎng)絡(luò)加速電路設(shè)計

　　目前主流的目標檢測算法都是用CNN來提取數(shù)據(jù)特征，而CNN的計算復(fù)雜度比傳統(tǒng)算法高出很多。同時隨著CNN不斷提高的精度，其網(wǎng)絡(luò)深度與參數(shù)的數(shù)量也在飛快地增長，其所需要的計算資源和內(nèi)存資源也在不斷增加。目前通用CPU已經(jīng)無法滿足CNN的計算需求，如今主要研究大多通過專用集成電路（ASIC），圖形處理器（GPU）或者現(xiàn)場可編程門陣列（FPGA）來構(gòu)建硬件加速電路，來提升計算CNN的性能。

發(fā)表于：1/29/2023

基于改進蟻群算法的機器人路徑規(guī)劃方法

根據(jù)傳統(tǒng)蟻群算法在機器人的路線規(guī)劃中具有收斂速度慢、容易陷入局部最優(yōu)解的缺陷，提供了一個經(jīng)過改進的蟻群算法。使用柵格法建立路徑矩陣，建立一種轉(zhuǎn)角啟發(fā)函數(shù)，增加選擇指定路徑的概率，提高算法的搜索速度；將A*算法與改進蟻群算法結(jié)合，提出一種改進的距離啟發(fā)函數(shù)，避免了陷入局部最優(yōu)解；并提出一種可根據(jù)迭代次數(shù)而改變的信息素揮發(fā)因子，增強了全域搜尋能力。根據(jù)相關(guān)數(shù)據(jù)分析，與Ant Colony Algorithm with Multiple Inspired Factor（ACAM）算法相比，改進的蟻群算法對于解決算法收斂速度慢、防止進入局部最優(yōu)解等方面效果更好。

發(fā)表于：1/13/2023

基于能量均衡高效的LEACH改進算法

LEACH路由協(xié)議是無線傳感器網(wǎng)絡(luò)一個經(jīng)典的分簇路由方法，但在限能嚴重的無線網(wǎng)絡(luò)中，節(jié)點功耗高、生存時間短等問題嚴重影響網(wǎng)絡(luò)性能，為此提出了改進的基于能量均衡高效的LEACH-X協(xié)議。通過加入最優(yōu)簇首數(shù)，提出修正的剩余能量因子，考慮節(jié)點的剩余能量、周期內(nèi)當選過簇首的次數(shù)以及密度因子，并對部署區(qū)域分區(qū)，針對區(qū)域調(diào)整距離因子增益參數(shù)的權(quán)重來修正簇首選舉閾值函數(shù)；接著進行二次競爭并最終選舉簇首，從而減小節(jié)點能耗，使WSN存活時間得到一定的延長。仿真結(jié)果表明，與傳統(tǒng)LEACH協(xié)議進行對比，LEACH-X協(xié)議降低了網(wǎng)絡(luò)能耗，延長了網(wǎng)絡(luò)生存時間。

發(fā)表于：1/13/2023

自適應(yīng)跨平臺PSS中間件架構(gòu)及開發(fā)

芯片工藝、規(guī)模不斷在提升，所包含的功能越來越復(fù)雜。多核、多線程中央處理器（Central Processing Unit，CPU），多維度片上網(wǎng)絡(luò)（Network on Chip，NoC），高速、高密度接口，各類外設(shè)等IP（Intellectual Property）集成在芯片上系統(tǒng)（System on Chip，SoC），使芯片開發(fā)階段的仿真驗證場景極其復(fù)雜，對芯片特別是SoC開發(fā)和驗證完備性帶來巨大挑戰(zhàn)。當前在芯片開發(fā)領(lǐng)域，便攜式測試和激勵標準（Portable Test and Stimulus， PSS）是在UVM（Universal Verification Methodology）驗證方法學(xué)基礎(chǔ)上進一步解決隨機化和跨平臺的復(fù)雜組合場景定義和代碼生成難題。

發(fā)表于：1/13/2023

入門：FPGA設(shè)計硬件語言Verilog中的參數(shù)化

　　FPGA 設(shè)計的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護、易移植和可讀性好。

發(fā)表于：12/31/2022

入門：FPGA芯片結(jié)構(gòu)介紹及工作原理解析

　　如前所述，F(xiàn)PGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。

發(fā)表于：12/31/2022