頭條 Altera被曝將易主銀湖資本 2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進行深入談判，計劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。 最新資訊 Linux教學(xué)——如何學(xué)習(xí) Linux 內(nèi)核網(wǎng)絡(luò)協(xié)議棧 下面將介紹一些內(nèi)核網(wǎng)絡(luò)協(xié)議棧中常常涉及到的概念。 發(fā)表于：10/26/2022 Linux教學(xué)——圖解TCP、UDP，流量控制，擁塞控制，一次看懂 圖解TCP、UDP，流量控制，擁塞控制，一次看懂 發(fā)表于：10/26/2022 Linux教學(xué)——終端調(diào)試哪家強？ 無數(shù)次被問道：你在終端下怎么調(diào)試更高效？或者怎么在 Vim 里調(diào)試？好吧，今天統(tǒng)一回答下，我從來不在 vim 里調(diào)試，因為它還不成熟。那除了命令行 GDB 裸奔以外，終端下還有沒有更高效的方法？能夠讓我事半功倍？ 發(fā)表于：10/26/2022 入門：FPGA重要資源CLB、Slice、LUT介紹 淺談XILINX FPGA CLB單元 之 進位邏輯鏈（CARRY4原理分析，超前快速進位邏輯結(jié)構(gòu)） 發(fā)表于：10/25/2022 教程：如何在應(yīng)用程序中實現(xiàn) IDELAY 功能 基于FPGA實現(xiàn)各種設(shè)計的首要前提是理解并掌握數(shù)字的表示方法，計算機中的數(shù)字表示方法有兩種：定點數(shù)表示法和浮點數(shù)表示方法。其中，對于浮點數(shù)盡管當(dāng)前應(yīng)用最為廣泛的是基于IEEE 754所設(shè)計的浮點數(shù)表示方法，Xilinx（忘記Altera中是否有對應(yīng)的IP核）的IP核中也提供了相應(yīng)的設(shè)計方法，但其表示方法缺乏FPGA設(shè)計應(yīng)有的靈活性，而且資源消耗相對嚴(yán)重，因此可以根據(jù)應(yīng)用的需要，設(shè)計好基于FPGA實現(xiàn)的自定義浮點數(shù)。 發(fā)表于：10/25/2022 ARM+FPGA架構(gòu)有什么優(yōu)勢？ 近年來，隨著中國新基建、中國制造2025的持續(xù)推進，單ARM處理器越來越難勝任工業(yè)現(xiàn)場的功能要求，特別是能源電力、工業(yè)控制、智慧醫(yī)療等行業(yè)通常需要ARM+FPGA架構(gòu)的處理器平臺來實現(xiàn)特定的功能，例如多路/高速AD采集、多路網(wǎng)口、多路串口、多路/高速并行DI/DO、高速數(shù)據(jù)并行處理等。 發(fā)表于：10/25/2022 入門：數(shù)字硬件建模SystemVerilog篇OpenFPGA介紹 經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL編程語句。 發(fā)表于：10/25/2022 入門：FPGA編程三大范例 現(xiàn)如今，即使軟件程序可自動轉(zhuǎn)換（或綜合）為硬件，但要實現(xiàn)可接受的結(jié)果質(zhì)量 （QoR），仍需要額外工作（例如，重寫軟件）以幫助 HLS 工具實現(xiàn)期望的性能目標(biāo)。為此，您需要了解正確編寫軟件的最佳實踐，以確保在 FPGA 器件上正常執(zhí)行軟件。在接下來的幾個章節(jié)內(nèi)，將著重探討如何首先識別部分宏觀級別架構(gòu)最優(yōu)化以明確程序結(jié)構(gòu)，然后聚焦更細化的微觀級別架構(gòu)最優(yōu)化來實現(xiàn)性能目標(biāo)。 發(fā)表于：10/25/2022 編程FPGA的軟件棧演進技術(shù)解析 在收購之前的2014年，Altera的19億美元收入中，有16%來自于與數(shù)據(jù)中心相關(guān)的計算、網(wǎng)絡(luò)和存儲業(yè)務(wù)，其總值達到3.04億美元。那些在這個領(lǐng)域深耕十幾二十年的通信和無線設(shè)備系統(tǒng)制造商想要有更高的能源效率，更低的成本和更高的擴展性，這些都是FPGA所擅長的領(lǐng)域。 發(fā)表于：10/24/2022 掃盲：復(fù)位信號如何影響FPGA資源利用率 在數(shù)字系統(tǒng)設(shè)計中，我們傳統(tǒng)上都認為，應(yīng)該對所有的觸發(fā)器設(shè)置一個主復(fù)位，這樣將大大方便后續(xù)的測試工作。所以，在所有的程序中，我往往都在端口定義中使用同一個reset信號（其實好多時候根本就沒有用到）。所以，當(dāng)看到文檔中提到，“不建議在FPGA設(shè)計中使用全局復(fù)位，或者說應(yīng)該努力避免這種設(shè)計方式”時，許多設(shè)計人員（包括我）都會覺得非常難以理解，這種設(shè)計思想跟我們通常的認識是相沖突的！ 發(fā)表于：10/24/2022 ?…891011121314151617…?
