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消息稱英特爾Altera潛在買家已進入下一輪競標

消息稱英特爾Altera潛在買家已進入下一輪競標

12 月 20 日消息，北京時間今天凌晨，據(jù)彭博社援引知情人士消息稱，英特爾公司已將若干收購公司列入其 Altera 業(yè)務單元的下輪競標名單。該計劃最初由“被罷免”的帕特?基辛格發(fā)起，陷入困境中的英特爾正在推進這一收購進程。 Altera 是一家專注于設計低功耗可編程芯片的公司。

教程：基于FPGA實現(xiàn)多路UART/SPI通信系統(tǒng)

　　本次的設計為多路UART/SPI通信系統(tǒng)，可以實現(xiàn)一對多的通信。系統(tǒng)可以運行在UART模式，也可以運行在SPI模式。我選擇這一課題的原因主要是目前我所在的實驗室需要寫基于UART的快速通信。這一課題既可以幫助我鞏固之前學習的知識，又可以為我后面的項目做準備。在完成課題的過程中，主要用到了FPGA狀態(tài)機、總線等方面的知識。這一課題可以應用在需要高速異步串行或同步串行通信的應用場合，如實時控制、監(jiān)測等。

發(fā)表于：2022/10/24

教學：FPGA存儲單元的四種調(diào)用方法

什么是XPM？可能很多人沒聽過也沒用過，它的全稱是Xilinx Parameterized Macros，也就是Xilinx的參數(shù)化的宏，跟原語的例化和使用方式一樣。可以在Vivado中的Tools->Language Templates中查看都有哪些XPM可以例化。

發(fā)表于：2022/10/21

教學：基于Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設計

　　TL6678ZH-EVM開發(fā)板基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點/浮點DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設計。

發(fā)表于：2022/10/21

入門：FPGA內(nèi)部詳細架構(gòu)解析

FPGA 芯片整體架構(gòu)大體按照時鐘域劃分的，即根據(jù)不同的工藝、器件速度和對應的時鐘進行劃分。

發(fā)表于：2022/10/21

Linux教學——15張圖詳解四線制SPI通訊

15張圖詳解四線制SPI通訊

發(fā)表于：2022/10/21

不會用示波器的Verilog碼農(nóng)不是一個好碼農(nóng)（LVDS與SpaceWire接口）

在FPGA調(diào)試過程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也非常重要。在剛上板調(diào)試不順利的時候，不妨拿示波器看一下信號的質(zhì)量，比如時鐘信號的質(zhì)量、差分信號的質(zhì)量、高速串行信號的質(zhì)量等等，這是上板調(diào)試之前首先要做的一步。沒有高質(zhì)量的FPGA外圍管腳信號的輸入，再好的代碼風格和規(guī)范都無濟于事。所以，調(diào)試FPGA之前一定要上示波器看一下關鍵信號的質(zhì)量。

發(fā)表于：2022/10/21

FPGA教學——FPGA雙向IO使用之三態(tài)門說明

在FPGA設計中，雙向IO（輸入輸出引腳）是一個比較麻煩的東西，但是信號線用作總線等雙向數(shù)據(jù)傳輸時就要用到inout類型。

發(fā)表于：2022/10/20

Linux教學——圖解指針變量

圖解指針變量

發(fā)表于：2022/10/19

FPGA教學——FPGA之IO信號類型深入理解

在FPGA設計開發(fā)中，很多場合會遇到同一根信號既可以是輸入信號，又可以是輸出信號，即IO類型（Verilog定義成inout）。

發(fā)表于：2022/10/19

Linux內(nèi)核 | socket底層的來龍去脈

全面分析socket底層的相關實現(xiàn)

發(fā)表于：2022/10/18