頭條 基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn) 為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。 最新資訊 約束、時(shí)序分析的概念介紹 很多人詢問關(guān)于約束、時(shí)序分析的問題，比如：如何設(shè)置setup，hold時(shí)間？如何使用全局時(shí)鐘和第二全局時(shí)鐘（長線資源）？如何進(jìn)行分組約束？如何約束某部分組合邏輯？如何通過約束保證異步時(shí)鐘域之間的數(shù)據(jù)交換可靠？如何使用I/O邏輯單元內(nèi)部的寄存器資源？ 發(fā)表于：1/5/2012 應(yīng)用于倍頻電路的吞脈沖分頻器設(shè)計(jì) 分析了應(yīng)用于倍頻電路的吞脈沖分頻器的工作原理，建立了基于Simulink和FPGA的分頻器模型。實(shí)驗(yàn)結(jié)果表明，該分頻器可以實(shí)現(xiàn)雙模分頻功能，并能大幅度降低數(shù)字電路的功耗，為開發(fā)實(shí)用倍頻電路提供了可行途徑。 發(fā)表于：1/4/2012 M4K塊移位寄存器數(shù)據(jù)讀進(jìn)方式的邏輯分析儀設(shè)計(jì) 采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ?yàn)檐浖脚_(tái)，用硬件描速語言設(shè)計(jì)了一個(gè)具有變頻采樣時(shí)鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設(shè)計(jì)方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數(shù)據(jù)的方式，提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實(shí)現(xiàn)簡單，價(jià)格低，具有較高的使用價(jià)值。 發(fā)表于：1/4/2012 基于Xilinx System Generator的PID算法快速硬件實(shí)現(xiàn) 介紹了利用Xilinx System Generator平臺(tái)構(gòu)建模型化數(shù)字PID控制算法，并通過FPGA將數(shù)字PID算法結(jié)合傳感器與實(shí)際硬件控制對象快速建立控制模型，構(gòu)成完整的閉環(huán)控制。通過對控制效果的實(shí)驗(yàn)驗(yàn)證,證明了其控制方法的可行性。 發(fā)表于：1/4/2012 偏光片的原理及工藝 偏光片由美國Polaroid公司的EdwinH.Land在1938年所發(fā)明，是將一般不具有偏極性的自然光變成偏振光的光學(xué)元件。 發(fā)表于：12/29/2011 基于FPGA的搶答器設(shè)計(jì)與實(shí)現(xiàn) 本文設(shè)計(jì)了一個(gè)通用型電子搶答器：三個(gè)參賽隊(duì)，每個(gè)隊(duì)有三個(gè)成員，各自可手動(dòng)按按鈕申請搶答權(quán)；回到正確加1 分，回答錯(cuò)誤減1 分，違規(guī)搶答減1分，不搶答不加分不扣分；用4 位LED 的左邊2 位顯示搶答組號及搶答計(jì)時(shí)時(shí)間，右邊2 位顯示相應(yīng)組的成績。 發(fā)表于：12/29/2011 基于RTL綜合策略的狀態(tài)機(jī)優(yōu)化方案 有限狀態(tài)機(jī)及其設(shè)計(jì)技術(shù)是數(shù)字系統(tǒng)設(shè)計(jì)中的重要組成部分，是實(shí)現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分?jǐn)?shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個(gè)組成部分。通常，控制單元的主體是一個(gè)狀態(tài)機(jī)，它接收外部信號以及數(shù)據(jù)單元產(chǎn)生的狀態(tài)信息，產(chǎn)生控制信號序列。 發(fā)表于：12/29/2011 基于FPGA實(shí)現(xiàn)多DSP系統(tǒng)的數(shù)據(jù)流高效廣播 以ADSP-TS201構(gòu)成的多DSP系統(tǒng)中，鏈路口數(shù)目有限會(huì)造成數(shù)據(jù)廣播復(fù)雜度的提高。為此提出了一種基于FPGA實(shí)現(xiàn)DSP間廣播通信的方案。設(shè)計(jì)了基于FPGA的鏈路口接收和發(fā)送模塊，采用自定義數(shù)據(jù)報(bào)頭，完成了基于令牌和輪詢的數(shù)據(jù)調(diào)度狀態(tài)機(jī)的設(shè)計(jì)，實(shí)現(xiàn)了DSP之間的一對一、一對多以及多對多的廣播通信。經(jīng)驗(yàn)證，該廣播通信方法的吞吐率單向可達(dá)150 MB/s，雙向可達(dá)300 MB/s，數(shù)據(jù)傳輸可靠，具有可擴(kuò)展性。 發(fā)表于：12/29/2011 用戶自定制Nios處理器的FFT算法指令 在Altera的Nios嵌入式處理器中。用戶可以在Nios指令系統(tǒng)中增加用戶自定制指令來滿足某種特定的應(yīng)用需求。自定制指令可以訪問存儲(chǔ)器或Nios系統(tǒng)外的邏輯資源。增強(qiáng)系統(tǒng)的實(shí)時(shí)處理能力，特別適用于DSP、數(shù)據(jù)包處理及對計(jì)算密集型軟件進(jìn)行優(yōu)化。 發(fā)表于：12/28/2011 影響FPGA設(shè)計(jì)中時(shí)鐘因素的深入探討 時(shí)鐘是整個(gè)電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行，這就要求時(shí)鐘信號時(shí)延差要非常小，否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；因而明確FPGA設(shè)計(jì)中決定系統(tǒng)時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。 發(fā)表于：12/28/2011 ?…324325326327328329330331332333…?
