頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 基于Xilinx System Generator的PID算法快速硬件實現(xiàn) 介紹了利用Xilinx System Generator平臺構(gòu)建模型化數(shù)字PID控制算法，并通過FPGA將數(shù)字PID算法結(jié)合傳感器與實際硬件控制對象快速建立控制模型，構(gòu)成完整的閉環(huán)控制。通過對控制效果的實驗驗證,證明了其控制方法的可行性。 發(fā)表于：2012/1/4 偏光片的原理及工藝 偏光片由美國Polaroid公司的EdwinH.Land在1938年所發(fā)明，是將一般不具有偏極性的自然光變成偏振光的光學(xué)元件。 發(fā)表于：2011/12/29 基于FPGA的搶答器設(shè)計與實現(xiàn) 本文設(shè)計了一個通用型電子搶答器：三個參賽隊，每個隊有三個成員，各自可手動按按鈕申請搶答權(quán)；回到正確加1 分，回答錯誤減1 分，違規(guī)搶答減1分，不搶答不加分不扣分；用4 位LED 的左邊2 位顯示搶答組號及搶答計時時間，右邊2 位顯示相應(yīng)組的成績。 發(fā)表于：2011/12/29 基于RTL綜合策略的狀態(tài)機優(yōu)化方案 有限狀態(tài)機及其設(shè)計技術(shù)是數(shù)字系統(tǒng)設(shè)計中的重要組成部分，是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分數(shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個組成部分。通常，控制單元的主體是一個狀態(tài)機，它接收外部信號以及數(shù)據(jù)單元產(chǎn)生的狀態(tài)信息，產(chǎn)生控制信號序列。 發(fā)表于：2011/12/29 基于FPGA實現(xiàn)多DSP系統(tǒng)的數(shù)據(jù)流高效廣播 以ADSP-TS201構(gòu)成的多DSP系統(tǒng)中，鏈路口數(shù)目有限會造成數(shù)據(jù)廣播復(fù)雜度的提高。為此提出了一種基于FPGA實現(xiàn)DSP間廣播通信的方案。設(shè)計了基于FPGA的鏈路口接收和發(fā)送模塊，采用自定義數(shù)據(jù)報頭，完成了基于令牌和輪詢的數(shù)據(jù)調(diào)度狀態(tài)機的設(shè)計，實現(xiàn)了DSP之間的一對一、一對多以及多對多的廣播通信。經(jīng)驗證，該廣播通信方法的吞吐率單向可達150 MB/s，雙向可達300 MB/s，數(shù)據(jù)傳輸可靠，具有可擴展性。 發(fā)表于：2011/12/29 用戶自定制Nios處理器的FFT算法指令 在Altera的Nios嵌入式處理器中。用戶可以在Nios指令系統(tǒng)中增加用戶自定制指令來滿足某種特定的應(yīng)用需求。自定制指令可以訪問存儲器或Nios系統(tǒng)外的邏輯資源。增強系統(tǒng)的實時處理能力，特別適用于DSP、數(shù)據(jù)包處理及對計算密集型軟件進行優(yōu)化。 發(fā)表于：2011/12/28 影響FPGA設(shè)計中時鐘因素的深入探討 時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進行，這就要求時鐘信號時延差要非常小，否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設(shè)計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設(shè)計的穩(wěn)定性有非常重要的意義。 發(fā)表于：2011/12/28 基于Camera Link接口的圖像壓縮解壓縮系統(tǒng)設(shè)計 應(yīng)用Altera公司的StratixTMII系列FPGA EP2S30F484I5芯片和基于Camera Link接口的數(shù)碼相機CV-A10CL，設(shè)計實現(xiàn)了對高分辨率黑白數(shù)字圖像進行拆分壓縮、解壓縮及PCI總線接入拼接恢復(fù)的系統(tǒng)。系統(tǒng)分為數(shù)碼相片壓縮單元、數(shù)碼相片解壓縮單元和基于MFC的圖像拼接恢復(fù)程序。數(shù)碼相片壓縮單元完成對來自相機Camera Link接口數(shù)據(jù)的接收、緩存、圖像數(shù)據(jù)壓縮并發(fā)送，數(shù)碼相片解壓縮單元完成對接收到的已壓縮的圖像數(shù)據(jù)進解壓縮，并將解壓縮后的圖像數(shù)據(jù)通過PCI總線傳輸至PC上顯示。 發(fā)表于：2011/12/28 H.264/AVC High Profile視頻編碼中自適應(yīng)變換模塊的設(shè)計 提出了一種可配置的整數(shù)變換運算單元并將其用于H.264/AVC High Profile視頻編碼器的自適應(yīng)變換模塊中。通過變換類型信號的配置，該變換單元可以完成相應(yīng)的變換操作。本設(shè)計采用Altera公司的Cyclone II系列FPGA進行實現(xiàn)和驗證，布局布線后的最大工作頻率為63 MHz，采用4個可配置變換單元的變換模塊，可以滿足HD1080P@50幀/s視頻的實時編碼要求。 發(fā)表于：2011/12/28 FPGA+CPU：下一代嵌入式系統(tǒng) 深亞微米時代，處理器和FPGA跟隨摩爾定律沿著各自的路徑向前發(fā)展，少有交集。處理器不斷加強運算能力，并充分利用新增加的并且越來越小的晶體管不斷完善外圍功能，走上單片集成的道路。FPGA則通過工藝技術(shù)的進步增大自身容量降低功耗，把預(yù)處理運算、接口電路等吸收進了FPGA。 發(fā)表于：2011/12/27 ?…324325326327328329330331332333…?
