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應用于倍頻電路的吞脈沖分頻器設計
來源：電子技術應用2011年第11期
張振宇，趙秋玲
（遼寧工程技術大學 電子與信息工程學院，遼寧 葫蘆島125105)
摘要： 分析了應用于倍頻電路的吞脈沖分頻器的工作原理，建立了基于Simulink和FPGA的分頻器模型。實驗結果表明，該分頻器可以實現(xiàn)雙模分頻功能，并能大幅度降低數(shù)字電路的功耗，為開發(fā)實用倍頻電路提供了可行途徑。
中圖分類號： TN47
文獻標識碼： A
文章編號： 0258-7998(2011)11-0067-03
Design of pulse swallow divider applied to frequency circuit
Zhang Zhenyu，Zhao Qiuling
College of Electronic and Information Engineering,Liaoning Engineering Technical University，Huludao 125105，China
Abstract： The principle of pulse swallow divider applied to frequency circuit is analysed. Then establish divider model based on Simulink and FPGA. Experimental results inicate that divider can achieve dual-modulus divider function，at same time the power consumption of frequency circuit is significantly reduced. It provides a viable practical way for the development of frequency circuit.
Key words : frequency circuit；pulse-swallow divider；power consumption


    基于鎖相環(huán)的倍頻電路廣泛應用于通信電路中[1]，主要有整數(shù)N頻率綜合器和分數(shù)N頻率綜合器兩種。整數(shù)N頻率綜合器利用分頻器實現(xiàn)間接倍頻，允許以數(shù)字形式調節(jié)輸出頻率，使其以參考頻率為增量改變[2]；分數(shù)N頻率綜合器分頻值在整數(shù)值間抖動，可以實現(xiàn)非常高的頻率精度[3]。分頻器是倍頻電路的重要組成部分。
    可編程遞增或遞減計數(shù)器可作為分頻器[4-5]，然而這種辦法在大多數(shù)情形下是不切實際的。例如，基于硬件復用的導航芯片倍頻電路最高工作頻率通常為C/A碼率的數(shù)千倍，相應的分頻系數(shù)需要10 bit(甚至更多級數(shù))計數(shù)器實現(xiàn)。
    然而，如此復雜且工作在數(shù)千兆赫茲的數(shù)字電路難以實現(xiàn)，即使能夠實現(xiàn)如此高的工作頻率，其功耗也驚人。而吞脈沖分頻器在射頻應用中被證明高效且可靠[6]，同樣可被應用于基帶數(shù)字集成電路中。本文設計的雙模吞脈沖分頻器可以滿足倍頻電路的需要。


    這樣輸出頻率可達到輸入頻率的任意整數(shù)倍。

2 基于Simulink雙模吞脈沖分頻器
    以14 bit分頻器為例，預分頻器的分頻值分別為64和65，14 bit計數(shù)器可由6 bit和8 bit異步計數(shù)器代替，因為這兩個計數(shù)器的工作頻率分別為14 bit計數(shù)器的1/64，其數(shù)字電路的復雜度和功耗得以降低。
    預分頻器由divide by 4/5模塊和4 bit異步計數(shù)器構成。Divide by 4/5模塊根據(jù)輸入信號mode在4/5之間切換，進而實現(xiàn)預分頻器的分頻值在64/65之間的切換。
    吞脈沖分頻器Simulink模型由預分頻器、6 bit計數(shù)器和8 bit計數(shù)器以及?？刂破鞯冉M成。?？刂破鞑捎肧tateflow實現(xiàn)，根據(jù)兩個輸入信號的邊沿跳變完成mode值的轉換，初始狀態(tài)下mode值為1，如圖2所示。當mode為1時，輸入頻率由雙模預分頻器進行65分頻，同時6 bit計數(shù)器和8 bit計數(shù)器均開始計數(shù)，當6 bit計數(shù)值為64時將產(chǎn)生一個下降沿使mode值從1變?yōu)?，預分頻器進行64分頻，6 bit計數(shù)器禁止計數(shù)，這時僅8 bit計數(shù)器在計數(shù)，當8 bit計數(shù)器計數(shù)值為256時生成復位脈沖，使兩個計數(shù)器復位，而mode值恢復為1時開始新的循環(huán)。

    fout=1/6 448 fin，圖3為吞脈沖分頻器的仿真圖，從上至下分別為分頻器②輸出值、端口1的邊沿信號、mode值、端口2的邊沿信號、吞脈沖分頻器輸出頻率?？梢钥闯龇诸l器能夠正常完成預分頻、計數(shù)、mode值轉換等功能。

 

 

3 基于FPGA的雙模吞脈沖分頻器
    采用Verilog語言分別實現(xiàn)預分頻器、分頻器①、分頻器②以及雙模吞脈沖分頻器。預分頻器的仿真波形如圖4所示，預分頻器能夠根據(jù)mode值的不同實現(xiàn)預分頻。圖5是吞脈沖分頻器的仿真波形和代碼，從仿真波形可以看出，分頻器能夠根據(jù)mode值正確完成雙模分頻功能。圖6為寄存器傳輸級網(wǎng)表。

      本文分析了雙模吞脈沖分頻器的工作原理，并分別采用Simuink和FPGA實現(xiàn)了吞脈沖分頻器。實驗結果表明，該分頻器能夠正確完成分頻功能，滿足設計要求。
參考文獻
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[6] YUAN J，SVENSSON C.High speed CMOS Circuit technique[C].IEEE J.Solid State Circuits，1989，24：62-70.

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