頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 基于Camera Link接口的圖像壓縮解壓縮系統(tǒng)設(shè)計 應(yīng)用Altera公司的StratixTMII系列FPGA EP2S30F484I5芯片和基于Camera Link接口的數(shù)碼相機(jī)CV-A10CL，設(shè)計實現(xiàn)了對高分辨率黑白數(shù)字圖像進(jìn)行拆分壓縮、解壓縮及PCI總線接入拼接恢復(fù)的系統(tǒng)。系統(tǒng)分為數(shù)碼相片壓縮單元、數(shù)碼相片解壓縮單元和基于MFC的圖像拼接恢復(fù)程序。數(shù)碼相片壓縮單元完成對來自相機(jī)Camera Link接口數(shù)據(jù)的接收、緩存、圖像數(shù)據(jù)壓縮并發(fā)送，數(shù)碼相片解壓縮單元完成對接收到的已壓縮的圖像數(shù)據(jù)進(jìn)解壓縮，并將解壓縮后的圖像數(shù)據(jù)通過PCI總線傳輸至PC上顯示。 發(fā)表于：12/28/2011 H.264/AVC High Profile視頻編碼中自適應(yīng)變換模塊的設(shè)計 提出了一種可配置的整數(shù)變換運算單元并將其用于H.264/AVC High Profile視頻編碼器的自適應(yīng)變換模塊中。通過變換類型信號的配置，該變換單元可以完成相應(yīng)的變換操作。本設(shè)計采用Altera公司的Cyclone II系列FPGA進(jìn)行實現(xiàn)和驗證，布局布線后的最大工作頻率為63 MHz，采用4個可配置變換單元的變換模塊，可以滿足HD1080P@50幀/s視頻的實時編碼要求。 發(fā)表于：12/28/2011 FPGA+CPU：下一代嵌入式系統(tǒng) 深亞微米時代，處理器和FPGA跟隨摩爾定律沿著各自的路徑向前發(fā)展，少有交集。處理器不斷加強(qiáng)運算能力，并充分利用新增加的并且越來越小的晶體管不斷完善外圍功能，走上單片集成的道路。FPGA則通過工藝技術(shù)的進(jìn)步增大自身容量降低功耗，把預(yù)處理運算、接口電路等吸收進(jìn)了FPGA。 發(fā)表于：12/27/2011 基于CPLD和單片機(jī)的任意波形發(fā)生器設(shè)計 在電子工程設(shè)計與測試中，常常需要一些復(fù)雜的、具有特殊要求的信號，要求其波形可任意產(chǎn)生，頻率方便可調(diào)。通常的信號產(chǎn)生器難以滿足要求，市場上出售的任意信號產(chǎn)生器價格昂貴。 發(fā)表于：12/27/2011 華潤上華超高壓700V BCD系列工藝成功實現(xiàn)量產(chǎn) 華潤微電子旗下的華潤上華科技有限公司（后簡稱“華潤上華”）近日宣布其超高壓700V BCD系列工藝成功實現(xiàn)量產(chǎn)。自2010年華潤上華在國內(nèi)首家推出第二代硅基700V BCD工藝后，通過與客戶的密切合作，700V BCD系列工藝在2011年底成功實現(xiàn)量產(chǎn)。這是華潤上華在超高壓工藝領(lǐng)域卓越研發(fā)能力和量產(chǎn)能力的體現(xiàn)，增強(qiáng)了華潤上華在BCD工藝平臺的核心競爭力。 發(fā)表于：12/27/2011 用CPLD和外部SRAM構(gòu)成大容量FIFO的設(shè)計 隨著數(shù)字電視技術(shù)的進(jìn)一步成熟，在視頻服務(wù)器方面，利用支持軟件豐富、運算速度不斷提高、具有較高性能價格比的微機(jī)來代替昂貴的專用設(shè)備實現(xiàn)數(shù)字視頻碼流的復(fù)用具有一定的實際意義，但是一般的桌面操作系統(tǒng)定時不夠精確、處理大量并發(fā)任務(wù)效率不高以及突發(fā)傳送等問題影響了復(fù)用后碼流的質(zhì)量，為了保證復(fù)用后的碼流可以均勻平滑地傳送到調(diào)制器，還考慮到微機(jī)的工作效率，就需要用FIFO來進(jìn)行碼流的緩沖。如果FIFO的容量足夠大，微機(jī)就可以通過DMA方式一次發(fā)送大量的數(shù)據(jù)，最后再經(jīng)過FIFO的緩沖，按照預(yù)設(shè)頻率均勻送出。 發(fā)表于：12/27/2011 FPGA設(shè)計經(jīng)驗之邊沿檢測 在一個時鐘頻率16MHz的同步串行總線接收電路里，串行總線波特率為1Mbps。在串行總線的發(fā)送端是在同步時鐘（1MHz）的上升沿輸出數(shù)據(jù)，在接收端在同步時鐘的下降沿對輸入數(shù)據(jù)進(jìn)行接收采樣。在這個接收電路里檢測同步時鐘的下降沿是必不可少的。假設(shè)主時鐘-clk，同步時鐘-rck，同步數(shù)據(jù)-data。 發(fā)表于：12/26/2011 英特爾深入探討3D晶體管、Ultrabook關(guān)鍵技術(shù)細(xì)節(jié) 在本周于舊金山召開的英特爾開發(fā)者大會（IDF）中，英特爾將再揭示其采用三柵極（tri-gate）3D晶體管技術(shù)的22nm元件細(xì)節(jié)，并進(jìn)一步說明超輕薄筆電（Ultrabook）的超薄、超低功耗設(shè)計概念。 發(fā)表于：12/24/2011 一種基于以太網(wǎng)加載FPGA和DSP的實現(xiàn)方法 介紹了脫離仿真器直接使用外部計算機(jī)通過網(wǎng)口進(jìn)行程序代碼加載的基本原理, 討論分析了網(wǎng)絡(luò)接口、FPGA接口和HPI接口的訪問控制等關(guān)鍵技術(shù)。詳述了在包含CPU、FPGA和DSP的復(fù)雜系統(tǒng)設(shè)計方案中基于以太網(wǎng)加載FPGA和DSP的實現(xiàn)。該技術(shù)在系統(tǒng)工程化的應(yīng)用中具有很好的前景。 發(fā)表于：12/23/2011 萊迪思獲獎的MachXO2 PLD系列所有成員都已量產(chǎn) 萊迪思半導(dǎo)體公司（NASDAQ：LSCC）今天宣布其獲獎的MachXO2?系列PLD（可編程邏輯器件）的所有成員已完全合格，并批量生產(chǎn)。最近被EDN雜志選定為2011年“100個熱門”產(chǎn)品，MachXO2 PLD系列包括9款器件，有 29種器件/封裝組合，以滿足廣泛的客戶需求。 發(fā)表于：12/22/2011 ?…325326327328329330331332333334…?
