頭條 AMD慶祝賽靈思成立40周年 40 年前,賽靈思(Xilinx)推出了一種革命性的設備,讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列(FPGA)使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行,而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題,設備可以在那里重新編程。 最新資訊 偏光片的原理及工藝 偏光片由美國Polaroid公司的EdwinH.Land在1938年所發(fā)明,是將一般不具有偏極性的自然光變成偏振光的光學元件。 發(fā)表于:12/29/2011 基于FPGA的搶答器設計與實現(xiàn) 本文設計了一個通用型電子搶答器:三個參賽隊,每個隊有三個成員,各自可手動按按鈕申請搶答權;回到正確加1 分,回答錯誤減1 分,違規(guī)搶答減1分,不搶答不加分不扣分;用4 位LED 的左邊2 位顯示搶答組號及搶答計時時間,右邊2 位顯示相應組的成績。 發(fā)表于:12/29/2011 基于RTL綜合策略的狀態(tài)機優(yōu)化方案 有限狀態(tài)機及其設計技術是數(shù)字系統(tǒng)設計中的重要組成部分,是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分數(shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個組成部分。通常,控制單元的主體是一個狀態(tài)機,它接收外部信號以及數(shù)據(jù)單元產(chǎn)生的狀態(tài)信息,產(chǎn)生控制信號序列。 發(fā)表于:12/29/2011 基于FPGA實現(xiàn)多DSP系統(tǒng)的數(shù)據(jù)流高效廣播 以ADSP-TS201構成的多DSP系統(tǒng)中,鏈路口數(shù)目有限會造成數(shù)據(jù)廣播復雜度的提高。為此提出了一種基于FPGA實現(xiàn)DSP間廣播通信的方案。設計了基于FPGA的鏈路口接收和發(fā)送模塊,采用自定義數(shù)據(jù)報頭,完成了基于令牌和輪詢的數(shù)據(jù)調(diào)度狀態(tài)機的設計,實現(xiàn)了DSP之間的一對一、一對多以及多對多的廣播通信。經(jīng)驗證,該廣播通信方法的吞吐率單向可達150 MB/s,雙向可達300 MB/s,數(shù)據(jù)傳輸可靠,具有可擴展性。 發(fā)表于:12/29/2011 用戶自定制Nios處理器的FFT算法指令 在Altera的Nios嵌入式處理器中。用戶可以在Nios指令系統(tǒng)中增加用戶自定制指令來滿足某種特定的應用需求。自定制指令可以訪問存儲器或Nios系統(tǒng)外的邏輯資源。增強系統(tǒng)的實時處理能力,特別適用于DSP、數(shù)據(jù)包處理及對計算密集型軟件進行優(yōu)化。 發(fā)表于:12/28/2011 影響FPGA設計中時鐘因素的深入探討 時鐘是整個電路最重要、最特殊的信號,系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進行,這就要求時鐘信號時延差要非常小,否則就可能造成時序邏輯狀態(tài)出錯;因而明確FPGA設計中決定系統(tǒng)時鐘的因素,盡量較小時鐘的延時對保證設計的穩(wěn)定性有非常重要的意義。 發(fā)表于:12/28/2011 基于Camera Link接口的圖像壓縮解壓縮系統(tǒng)設計 應用Altera公司的StratixTMII系列FPGA EP2S30F484I5芯片和基于Camera Link接口的數(shù)碼相機CV-A10CL,設計實現(xiàn)了對高分辨率黑白數(shù)字圖像進行拆分壓縮、解壓縮及PCI總線接入拼接恢復的系統(tǒng)。系統(tǒng)分為數(shù)碼相片壓縮單元、數(shù)碼相片解壓縮單元和基于MFC的圖像拼接恢復程序。數(shù)碼相片壓縮單元完成對來自相機Camera Link接口數(shù)據(jù)的接收、緩存、圖像數(shù)據(jù)壓縮并發(fā)送,數(shù)碼相片解壓縮單元完成對接收到的已壓縮的圖像數(shù)據(jù)進解壓縮,并將解壓縮后的圖像數(shù)據(jù)通過PCI總線傳輸至PC上顯示。 發(fā)表于:12/28/2011 H.264/AVC High Profile視頻編碼中自適應變換模塊的設計 提出了一種可配置的整數(shù)變換運算單元并將其用于H.264/AVC High Profile視頻編碼器的自適應變換模塊中。通過變換類型信號的配置,該變換單元可以完成相應的變換操作。本設計采用Altera公司的Cyclone II系列FPGA進行實現(xiàn)和驗證,布局布線后的最大工作頻率為63 MHz,采用4個可配置變換單元的變換模塊,可以滿足HD1080P@50幀/s視頻的實時編碼要求。 發(fā)表于:12/28/2011 FPGA+CPU:下一代嵌入式系統(tǒng) 深亞微米時代,處理器和FPGA跟隨摩爾定律沿著各自的路徑向前發(fā)展,少有交集。處理器不斷加強運算能力,并充分利用新增加的并且越來越小的晶體管不斷完善外圍功能,走上單片集成的道路。FPGA則通過工藝技術的進步增大自身容量降低功耗,把預處理運算、接口電路等吸收進了FPGA。 發(fā)表于:12/27/2011 基于CPLD和單片機的任意波形發(fā)生器設計 在電子工程設計與測試中,常常需要一些復雜的、具有特殊要求的信號,要求其波形可任意產(chǎn)生,頻率方便可調(diào)。通常的信號產(chǎn)生器難以滿足要求,市場上出售的任意信號產(chǎn)生器價格昂貴。 發(fā)表于:12/27/2011 ?…323324325326327328329330331332…?