VXI總線(xiàn)是一種基于VME總線(xiàn)的模塊化儀器結(jié)構(gòu)標(biāo)準(zhǔn)，它是VME總線(xiàn)在儀器領(lǐng)域里的擴(kuò)展，對(duì)所有廠(chǎng)家開(kāi)放并兼容現(xiàn)有的工業(yè)標(biāo)準(zhǔn)。隨著現(xiàn)代電子技術(shù)在武器系統(tǒng)中的應(yīng)用，電子裝備在品種數(shù)量、技術(shù)復(fù)雜程度和保障模式等方面都有了許多新的變化，專(zhuān)用的測(cè)試設(shè)備往往功能單一、效費(fèi)比低而難以滿(mǎn)足軍用測(cè)控系統(tǒng)的要求。VXI總線(xiàn)的出現(xiàn)為研制多功能通用測(cè)試系統(tǒng)提供了有利條件。
    基于VXI總線(xiàn)的自動(dòng)測(cè)試系統(tǒng)中，接口電路的主要作用是完成系統(tǒng)模塊與VXI零槽控制器之間的通信，接收地址信息、數(shù)據(jù)信息和各種控制命令，并向上位機(jī)傳送系統(tǒng)模塊信息。傳統(tǒng)的設(shè)計(jì)方案由于受芯片功能限制，大多存在響應(yīng)速度慢、存儲(chǔ)量小、可靠性差、使用不靈活及功耗大等缺點(diǎn)，不能完全發(fā)揮VXI總線(xiàn)的性能優(yōu)勢(shì)。
    為了解決傳統(tǒng)VXI接口電路模塊的集成度、速度以及靈活性等問(wèn)題，本文提出了一種基于寄存器基器件的VXI總線(xiàn)接口電路設(shè)計(jì)方案。
1 VXI總線(xiàn)接口電路設(shè)計(jì)
    本方案的特點(diǎn)即是滿(mǎn)足大量數(shù)據(jù)產(chǎn)生速度快、實(shí)時(shí)性要求高的應(yīng)用。為此，系統(tǒng)采用了高性能的DSP（數(shù)字信號(hào)處理器），同時(shí)采用雙口RAM來(lái)實(shí)現(xiàn)上位機(jī)與DSP間的數(shù)據(jù)傳遞。寄存器基接口邏輯部分主要完成對(duì)VXI總線(xiàn)與本地總線(xiàn)的接口轉(zhuǎn)換、響應(yīng)VXI總線(xiàn)的上電邏輯時(shí)序和讀寫(xiě)操作等功能。為了達(dá)到設(shè)計(jì)目標(biāo)，在本方案設(shè)計(jì)時(shí)又著重考慮了以下幾方面難點(diǎn)問(wèn)題：
    (1)由于主控計(jì)算機(jī)執(zhí)行速度很快，再加上VXI總線(xiàn)數(shù)據(jù)傳輸速率也很高，因此指令譯碼、接口電路應(yīng)盡量簡(jiǎn)單以提高執(zhí)行速度；
    (2)要有足夠大的存儲(chǔ)空間以接收上位機(jī)發(fā)送來(lái)的控制數(shù)據(jù)，當(dāng)上位機(jī)有控制數(shù)據(jù)發(fā)來(lái)時(shí)，能通知本地CPU及時(shí)讀取，并能防止因本地CPU響應(yīng)不及時(shí)而漏讀數(shù)據(jù)；
    (3)使用雙端口RAM時(shí)，如果兩個(gè)端口同時(shí)訪(fǎng)問(wèn)同一存儲(chǔ)單元而產(chǎn)生沖突時(shí)，必須有仲裁電路；
    (4)必須符合VXI總線(xiàn)規(guī)范設(shè)置配置寄存器，設(shè)置模塊的邏輯地址。A24尋址時(shí)還需確定偏移寄存器中各位的值。
1.1系統(tǒng)框圖
    基于以上考慮，設(shè)計(jì)了圖1所示的VXI總線(xiàn)接口電路框圖。接口電路主要由寄存器基接口邏輯和實(shí)時(shí)存儲(chǔ)器(雙口RAM)組成。其中，寄存器基接口邏輯的設(shè)計(jì)中采用Interface Technology公司研制的VXI總線(xiàn)寄存器基接口器件IT9010來(lái)實(shí)現(xiàn)寄存器基接口邏輯，既解決了系統(tǒng)模塊物理空間緊張的問(wèn)題，又能提高接口邏輯電路的可靠性。

1.2 IT9010
    IT9010是專(zhuān)用VXI總線(xiàn)接口芯片，具有如下特點(diǎn)：
    (1)內(nèi)部集成了VXI總線(xiàn)所需的寄存器，它們分別是配置寄存器、STATUS/ID寄存器、儀器類(lèi)型寄存器、偏移寄存器、STATUS/CON寄存器、ID寄存器，因此IT9010也被稱(chēng)為寄存器基的接口芯片；
    (2)具有VXI總線(xiàn)地址譯碼功能；
    (3)可對(duì)VXI總線(xiàn)和本地總線(xiàn)(LocalBUS)進(jìn)行仲裁；
    (4)具有譯碼所有31位VXI總線(xiàn)地址(A1～A31)的能力，因此用戶(hù)既可以用于24位地址(A24)設(shè)備的接口，也可以用于32位地址(A32)設(shè)備的接口；另外，IT9010還可通過(guò)外部撥碼開(kāi)關(guān)設(shè)置ID寄存器和儀器類(lèi)型寄存器；通過(guò)微處理器對(duì)IT9010進(jìn)行編程等。
    這些功能特性使其與VXI總線(xiàn)接口變得簡(jiǎn)單方便，即使用最少的外圍電路并且在PCB板上占據(jù)最小的空間。同時(shí)該器件僅需要4片廉價(jià)的支持芯片來(lái)驅(qū)動(dòng)VXI總線(xiàn)大電流背板信號(hào)，允許設(shè)計(jì)者以最少的硬件、最低的功耗和最少的設(shè)計(jì)工時(shí)實(shí)現(xiàn)一個(gè)基于寄存器基的VXI總線(xiàn)接口，大大降低了接口電路的復(fù)雜性[1]。IT9010集成VXI總線(xiàn)所需的寄存器、VXI總線(xiàn)地址譯碼、VXI總線(xiàn)/本地總線(xiàn)仲裁于單一芯片中。MODID支持功能允許芯片能實(shí)現(xiàn)靜態(tài)或動(dòng)態(tài)聯(lián)絡(luò)基地址配置。IT9010還有31位VXI總線(xiàn)地址線(xiàn)的譯碼能力，可以允許使用者將芯片配置成一個(gè)A24/A32地址空間的器件[2]。一個(gè)芯片內(nèi)的偏移寄存器能由器件類(lèi)型配置和所需的內(nèi)存空間總和來(lái)決定自動(dòng)生成、譯碼和換算VXI總線(xiàn)的地址線(xiàn)。
1.3 系統(tǒng)尋址方式
    為了有足夠大的存儲(chǔ)空間且方便尋址，VXI總線(xiàn)采用A16/A24尋址。A16尋址時(shí)配置寄存器的基地址由人工設(shè)置，采用SW DIP-8即可實(shí)現(xiàn)[3]。A24寄存器的基地址由系統(tǒng)資源管理器在初始化時(shí)寫(xiě)入。配置寄存器中的ID寄存器和器件類(lèi)別寄存器由IT9010的IDISEL*和DTISEL*初始化輸出一個(gè)已知值進(jìn)行初始化。
1.4 實(shí)時(shí)存儲(chǔ)器
    實(shí)時(shí)存儲(chǔ)器的設(shè)計(jì)采用Xilinx公司的Spartan-6 FPGA器件，在其內(nèi)部設(shè)計(jì)實(shí)現(xiàn)雙口RAM功能。其最大優(yōu)點(diǎn)是有兩套獨(dú)立的地址線(xiàn)、數(shù)據(jù)線(xiàn)和控制線(xiàn)，使得VXI總線(xiàn)和本地CPU可對(duì)其同時(shí)訪(fǎng)問(wèn)，這樣可大大簡(jiǎn)化電路。雙口RAM的沖突仲裁問(wèn)題，可利用雙口RAM本身的BUSY線(xiàn)來(lái)解決，雙口RAM的BUSY邏輯如圖2所示，當(dāng)VXI總線(xiàn)和本地CPU同時(shí)訪(fǎng)問(wèn)其中一個(gè)存儲(chǔ)單元時(shí)，則BUSY線(xiàn)變低的一端讀、寫(xiě)無(wú)效[4]。本設(shè)計(jì)中，將BUSYR線(xiàn)作為本地CPU機(jī)器時(shí)鐘等待的控制信號(hào)。當(dāng)VXI總線(xiàn)及本地CPU同時(shí)訪(fǎng)問(wèn)同一個(gè)存儲(chǔ)器單元造成沖突時(shí)，如果BUSYR變低，則該信號(hào)將控制DSP進(jìn)入等待狀態(tài)直到BUSYR信號(hào)變?yōu)闊o(wú)效為止。而在VXI總線(xiàn)接口電路部分，用BUSYL線(xiàn)參與DTACK的邏輯控制，使VXI總線(xiàn)一方對(duì)雙端口RAM訪(fǎng)問(wèn)也能正確可靠。

2 VXI總線(xiàn)接口電路功能分析
2.1地址譯碼
    由于A16寄存器空間較小，不能滿(mǎn)足整個(gè)系統(tǒng)的需求，在VXI接口設(shè)計(jì)時(shí)采用了A16/A24尋址模式。零槽進(jìn)行A24尋址時(shí)，模塊必須對(duì)A24譯碼，究竟零槽使用的是A16地址還是A24地址，系統(tǒng)模塊可以從地址修改碼獲知。當(dāng)進(jìn)行A24尋址時(shí)，IT9010自動(dòng)對(duì)地址修改碼3DH、3EH進(jìn)行響應(yīng)。在A24方式下，偏移寄存器中的值必須與地址線(xiàn)對(duì)應(yīng)的高位相符才能選中當(dāng)前模塊。此時(shí)，IT9010才驅(qū)動(dòng)UASEL信號(hào)及VXI/LCL信號(hào)有效，其中UASEL可以作為片選信號(hào)送雙口RAM。同時(shí)，地址線(xiàn)低位直接對(duì)存儲(chǔ)單元尋址，在REGWR和REGRD的控制下，實(shí)現(xiàn)對(duì)雙口RAM的讀寫(xiě)。
    此外，利用IT9010的SFAIL(系統(tǒng)故障)和SFINH*(系統(tǒng)故障禁止)與非后送VXI總線(xiàn)的SYSFAIL，主控模塊可禁止當(dāng)前模塊的故障。
2.2配置寄存器的設(shè)置
    根據(jù)VXI總線(xiàn)規(guī)范，每個(gè)寄存器基器件必須包含配置寄存器，并在系統(tǒng)上電過(guò)程中對(duì)其進(jìn)行初始化。本模塊中ID寄存器和器件類(lèi)型寄存器的初始化由DSP完成，DSP啟動(dòng)后將根據(jù)當(dāng)前模塊的需求對(duì)IT9010中的相關(guān)寄存器進(jìn)行寫(xiě)操作。
2.3數(shù)據(jù)接口電路
    電路設(shè)計(jì)中由于使用了雙口RAM，使得電路變得簡(jiǎn)單。雙口RAM的左端口由VXI總線(xiàn)訪(fǎng)問(wèn)，右端口由本地CPU控制。
    當(dāng)VXI總線(xiàn)對(duì)其訪(fǎng)問(wèn)時(shí)，由IT9010的UACS*和VXI/LCL作為左端口片選信號(hào)，REGRD和REGWR作為讀寫(xiě)信號(hào)。雙口RAM中的數(shù)據(jù)經(jīng)VD00~15寫(xiě)入或讀出。
    當(dāng)本地CPU訪(fǎng)問(wèn)時(shí)，片選信號(hào)和讀寫(xiě)信號(hào)由邏輯控制電路產(chǎn)生。本地CPU發(fā)出ZA0~9作為I/O端口地址送邏輯芯片CONTROL，并將WR、ZRD和BALE作為控制信號(hào)送CONTROL。同時(shí)本地CPU的ZD00~15發(fā)出RAM地址至鎖存器，CONTROL發(fā)出LEV1或LEV2后產(chǎn)生LADD0~12送到雙口RAM右邊的地址位，同時(shí)CONTROL還發(fā)出CER1、CER2、R/WR、OER信號(hào)控制雙口RAM右邊的片選、讀寫(xiě)和輸出使能。雙口RAM中的數(shù)據(jù)經(jīng)ZD00~15寫(xiě)入或讀出。
    考慮到VXI總線(xiàn)的驅(qū)動(dòng)能力及緩沖隔離要求[5]，數(shù)據(jù)線(xiàn)D00~D15經(jīng)雙向緩沖器接到雙口RAM 的I/OL上。雙向緩沖器的使能引腳接IT9010上的VDBEN*引腳，作為數(shù)據(jù)選通；方向控制引腳接IT9010的VDDIR，以選擇數(shù)據(jù)流向。
2.4 “郵箱”邏輯
    為了確保本地CPU能及時(shí)讀取上位機(jī)向本系統(tǒng)模塊發(fā)送的控制數(shù)據(jù)，在雙口RAM中設(shè)立了“郵箱”以實(shí)現(xiàn)VXI總線(xiàn)和本地CPU之間的握手。IDT7025 將存儲(chǔ)地址FFFH和FFEH這兩個(gè)單元作為“郵箱”使用。如果上位機(jī)發(fā)來(lái)控制數(shù)據(jù)寫(xiě)入了RAM中，并對(duì)FFFH進(jìn)行寫(xiě)操作，則右端口的INTR*將有效，向DSP產(chǎn)生一個(gè)中斷。本地DSP將響應(yīng)此中斷，運(yùn)行中斷服務(wù)程序去讀取控制數(shù)據(jù)。
3 工程應(yīng)用
    VXI總線(xiàn)在雷達(dá)多目標(biāo)生成系統(tǒng)中有著廣泛的應(yīng)用。圖3即是早期雷達(dá)多目標(biāo)生成系統(tǒng)所采用的方案，其缺點(diǎn)主要有：(1)采用門(mén)陣列邏輯芯片（PAL）來(lái)實(shí)現(xiàn)接口電路的設(shè)計(jì)，接口電路集成度低、功耗大、可靠性差；(2)主控器為51系列單片機(jī)，速度較慢；(3)雙口RAM和計(jì)數(shù)器均為獨(dú)立器件實(shí)現(xiàn)，整個(gè)系統(tǒng)體積大，靈活性差。

    目前，基于該寄存器基器件的VXI總線(xiàn)接口電路已經(jīng)應(yīng)用于某新型雷達(dá)多目標(biāo)生成系統(tǒng)中，它為雷達(dá)提供多個(gè)參數(shù)可控的模擬目標(biāo)信號(hào)以及后拖、連續(xù)波等干擾信號(hào)。某新型雷達(dá)多目標(biāo)生成系統(tǒng)的結(jié)構(gòu)框圖如圖4所示。
    在雷達(dá)多目標(biāo)生成系統(tǒng)中VXI總線(xiàn)接口接收VXI總線(xiàn)上的命令并存儲(chǔ)起來(lái)，以中斷方式通知本地CPU讀取命令[6]。CPU對(duì)收到的命令數(shù)據(jù)進(jìn)行處理，分別形成頻率碼、延遲碼和各個(gè)目標(biāo)的特征字。頻率碼、延遲碼經(jīng)鎖存后送頻率引導(dǎo)部分；對(duì)接口電路的速度要求是：在400 ns內(nèi)完成頻率的引導(dǎo)。早期方案采用的是門(mén)陣列邏輯芯片（PAL）來(lái)實(shí)現(xiàn)接口電路的設(shè)計(jì)，接口電路集成度低、功耗大、可靠性差；主控器采用的是51系列單片機(jī)，讀寫(xiě)速度慢。而本方案主控器為高端DSP器件，本地CPU速度更快[7]。由表1可見(jiàn)，該方案接口電路讀寫(xiě)的速度完全滿(mǎn)足系統(tǒng)要求，并優(yōu)于早期方案。

    系統(tǒng)中的各個(gè)目標(biāo)特征字是按照命令寫(xiě)入雙口RAM中一定長(zhǎng)度的地址范圍內(nèi)。同步信號(hào)到來(lái)時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)作為地址送給雙口RAM，將其中的特征字讀出，形成功率碼和目標(biāo)指示信號(hào)送到微波部分。這樣在雙口RAM不同地址寫(xiě)入特征字就可以模擬多個(gè)目標(biāo)，且脈寬、距離均可改變。因此對(duì)接口電路的實(shí)時(shí)存儲(chǔ)容量要求是：不小于32 MB。早前方案采用的雙口RAM為獨(dú)立器件，而本方案采用Xilinx公司的Spartan-6 FPGA器件，在其內(nèi)部設(shè)計(jì)實(shí)現(xiàn)雙口RAM功能，可以很好地解決并行性和速度問(wèn)題,且其靈活的配置易于進(jìn)行修改[8]。由表2可見(jiàn)，該方案接口電路的實(shí)時(shí)存儲(chǔ)容量設(shè)計(jì)為128 MB，也完全滿(mǎn)足系統(tǒng)要求，并優(yōu)于早期方案。

    針對(duì)目前VXI接口電路模塊需要使用大量芯片、接口響應(yīng)速度慢的問(wèn)題，本文提出了一種基于寄存器基器件的VXI總線(xiàn)接口設(shè)計(jì)方案，并對(duì)其功能進(jìn)行了詳細(xì)的分析，最后在具體應(yīng)用中與早期的方案進(jìn)行了性能對(duì)比，對(duì)比結(jié)果顯示本方案相對(duì)于早期方案具有明顯的優(yōu)勢(shì)并實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。該方案可用于基于VXI接口電路的高速數(shù)據(jù)存儲(chǔ)的設(shè)計(jì)，并已應(yīng)用于工程實(shí)踐中。目前該接口電路工作穩(wěn)定，響應(yīng)速度快，完全能夠滿(mǎn)足高速實(shí)時(shí)系統(tǒng)的通信需求。該方案為基于VXI總線(xiàn)的高速數(shù)據(jù)存儲(chǔ)電路設(shè)計(jì)提供了新的思路，為進(jìn)一步開(kāi)發(fā)利用VXI總線(xiàn)奠定了基礎(chǔ)。
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