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基于FPGA的視頻處理硬件平臺設計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉換與疊加技術，該技術以FPGA為核心，搭配解碼電路及信號轉換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結果表明，視頻轉換與疊加技術能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應用價值。

如何使用數(shù)字電位器構建可編程振蕩器

數(shù)字電位器(digiPOT)功能多樣，應用廣泛，例如，用于濾除或生成交流信號。但是，有時頻率必須能夠有所變化，并根據(jù)應用需求調整。在此類設計中，支持通過適當?shù)慕涌谡{整頻率的可編程解決方案極為有用，在有些情況下，非常有助于開發(fā)。本文介紹一種簡單易行的可編程振蕩器構建方法，其中，振蕩頻率和幅度可以通過使用digiPOT來彼此獨立地調節(jié)。

發(fā)表于：2020/6/1

基于FPGA的自定義CPU架構設計

為滿足當前工業(yè)應用下越來越多的分布式計算的需求，提出了一種在FPGA芯片中構建自定義指令集的CPU的方式，以此來使FPGA具有類似于單片機的處理指令的能力。并且，這種能力的前提是復用計算單元，因此資源消耗有限，不會隨著計算量的增加而增大。在自定義指令集CPU的改進型架構中，使用了并行計算的結構，使得運算速度大幅提升。最后，結合實際應用案例，移植電流環(huán)計算中的FOC算法到自定義CPU中運算。并用ModelSim軟件進行仿真，測試其計算時間僅需7.48 μs。

發(fā)表于：2020/5/13

基于FPGA的全數(shù)字雙通道符合多普勒展寬系統(tǒng)

針對核輻射能譜、正電子湮沒符合多普勒展寬譜測量的需求，設計了一種基于FPGA的全數(shù)字雙通道符合多普勒展寬系統(tǒng)。該系統(tǒng)以16 bit模數(shù)轉換芯片AD9269-80為前端，將高純鍺探測器采集到的模擬信號轉化為數(shù)字信號，該數(shù)字信號進入系統(tǒng)后端的FPGA芯片中進行數(shù)字處理。FPGA通過滑動平均窗口、乒乓操作、自定義IP核等實現(xiàn)對核脈沖信號的處理，包括波形降噪、梯形濾波、基線恢復、堆積識別、閾值判斷、數(shù)據(jù)緩存等，從而得到核脈沖的幅度信息和時間信息。再由網(wǎng)口模塊與上位機之間進行通信，采用UDP協(xié)議進行幅度、時間信息的傳輸，得到核信號的能譜。系統(tǒng)采用雙通道對正電子符合多普勒展寬譜測量，得到二維符合圖譜。

發(fā)表于：2020/3/31

ADS-B陣列信號二重解交織算法的實時實現(xiàn)

為解決ADS-B系統(tǒng)通信時的信號交織問題，結合FPGA的工作特點和實時系統(tǒng)的要求，對ADS-B交織檢測算法和解交織算法進行優(yōu)化。針對交織檢測算法在實采數(shù)據(jù)驗證時需要變化處理信號的參數(shù)才能匹配判決域的問題，設計一種計算判斷交織檢測的動態(tài)門限值的方法，同時將解交織算法中特征向量、廣義逆矩陣等復雜的過程優(yōu)化為對某段信號的協(xié)方差矩陣求逆。實現(xiàn)結果表明，優(yōu)化后的算法適用于硬件實時系統(tǒng)，能有效分離ADS-B交織信號。

發(fā)表于：2020/3/12

RS編碼算法的優(yōu)化與FPGA實現(xiàn)

針對常用RS編碼算法中伽羅華域(Galois Field，GF)的乘法運算在FPGA中實現(xiàn)時存在的數(shù)據(jù)運算量大、復雜度高等問題，對RS編碼模塊進行優(yōu)化，通過增加乘法器因子求取模塊，完成RS編碼乘法器因子的求取，降低伽羅華域乘法運算在FPGA實現(xiàn)過程中的復雜度，減少運算量。測試結果表明，優(yōu)化后的RS編碼FPGA實現(xiàn)簡單有效，且編碼準確無誤，編碼結果與MATLAB計算所得理論結果一致，可適用于任意碼長的RS編碼，在移動通信、航天通信等復雜多因素通信領域有著廣泛的應用價值。

發(fā)表于：2020/3/10

基于PDCA循環(huán)初探電力企業(yè)內部審計預警系統(tǒng)的建立

新一輪電力體制改革背景下，外部環(huán)境和內部需求的變化促使電力企業(yè)內部審計尋求新的方法防范風險，審計預警因其前瞻的風險警示特性引起內部審計人員關注。探討了內部審計預警系統(tǒng)構建的初步設想，以及PDCA循環(huán)理論在促進審計預警系統(tǒng)建立及螺旋上升式完善中的應用，以期對充分發(fā)揮電力企業(yè)內審職能作用提供新的工作方法。

發(fā)表于：2020/3/6

Xilinx推出業(yè)界首款“一體化 SmartNIC 平臺”

自適應和智能計算的全球領先企業(yè)賽靈思公司（Xilinx, Inc.，（NASDAQ: XLNX））今日宣布推出業(yè)界首款“一體化 SmartNIC 平臺”— Alveo? U25，真正在單顆器件上實現(xiàn)了網(wǎng)絡、存儲和計算加速功能的完美融合。

發(fā)表于：2020/3/4

基于FPGA的結構改進型(2，1，4)維特比譯碼器

在資源受限的處理器中實現(xiàn)高性能的Viterbi譯碼算法是近年來研究的熱點?；赬C6SLX16-2CSG324型FPGA處理器，在資源有限情況下，為兼顧Viterbi譯碼時延與資源消耗的問題，提出了一種結構改進算法。在傳統(tǒng)Viterbi譯碼算法基礎上，首先通過最大限度地預定義存儲路徑度量值的寄存器，達到控制路徑度量值的目的，其次采用步進式幸存路徑信息存儲結構，完成幸存路徑信息的存儲，簡化譯碼器硬件實現(xiàn)復雜度，減小譯碼時延和資源消耗。通過ISE Design Suite 14.7平臺，對回溯深度為20、3 bit軟判決的(2，1，4)維比特譯碼器進行了基于FPGA的驗證，并結合MATLAB仿真進行分析。結果表明，本方法能夠有效減小譯碼時延并降低資源消耗。

發(fā)表于：2020/3/4

基于FPGA加速的卷積神經(jīng)網(wǎng)絡識別系統(tǒng)

針對卷積神經(jīng)網(wǎng)絡(CNN)在通用CPU以及GPU平臺上推斷速度慢、功耗大的問題，采用FPGA平臺設計了并行化的卷積神經(jīng)網(wǎng)絡推斷系統(tǒng)。通過運算資源重用、并行處理數(shù)據(jù)和流水線設計，并利用全連接層的稀疏性設計稀疏矩陣乘法器，大大提高運算速度，減少資源的使用。系統(tǒng)測試使用ORL人臉數(shù)據(jù)庫，實驗結果表明，在100 MHz工作頻率下，模型推斷性能分別是CPU的10.24倍，是GPU的3.08倍，是基準版本的1.56倍，而功率還不到2 W。最終在模型壓縮了4倍的情況下，系統(tǒng)識別準確率為95%。

發(fā)表于：2020/2/28

OPEN MIND 發(fā)布 hyperMILL®2020，效率更高工序更優(yōu)

2020.1 版本hyperMILL® CAD/CAM 套件現(xiàn)已上市。此軟件版本為 hyperMILL® 編程人員提供更多使用便利性。編程功能得到增強，也使加工更快速、更簡單。新的 3D 和

發(fā)表于：2020/2/18