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消息稱英特爾Altera潛在買家已進(jìn)入下一輪競(jìng)標(biāo)

消息稱英特爾Altera潛在買家已進(jìn)入下一輪競(jìng)標(biāo)

12 月 20 日消息，北京時(shí)間今天凌晨，據(jù)彭博社援引知情人士消息稱，英特爾公司已將若干收購(gòu)公司列入其 Altera 業(yè)務(wù)單元的下輪競(jìng)標(biāo)名單。該計(jì)劃最初由“被罷免”的帕特?基辛格發(fā)起，陷入困境中的英特爾正在推進(jìn)這一收購(gòu)進(jìn)程。 Altera 是一家專注于設(shè)計(jì)低功耗可編程芯片的公司。

如何使用數(shù)字電位器構(gòu)建可編程振蕩器

數(shù)字電位器(digiPOT)功能多樣，應(yīng)用廣泛，例如，用于濾除或生成交流信號(hào)。但是，有時(shí)頻率必須能夠有所變化，并根據(jù)應(yīng)用需求調(diào)整。在此類設(shè)計(jì)中，支持通過(guò)適當(dāng)?shù)慕涌谡{(diào)整頻率的可編程解決方案極為有用，在有些情況下，非常有助于開(kāi)發(fā)。本文介紹一種簡(jiǎn)單易行的可編程振蕩器構(gòu)建方法，其中，振蕩頻率和幅度可以通過(guò)使用digiPOT來(lái)彼此獨(dú)立地調(diào)節(jié)。

發(fā)表于：2020/6/1

基于FPGA的自定義CPU架構(gòu)設(shè)計(jì)

為滿足當(dāng)前工業(yè)應(yīng)用下越來(lái)越多的分布式計(jì)算的需求，提出了一種在FPGA芯片中構(gòu)建自定義指令集的CPU的方式，以此來(lái)使FPGA具有類似于單片機(jī)的處理指令的能力。并且，這種能力的前提是復(fù)用計(jì)算單元，因此資源消耗有限，不會(huì)隨著計(jì)算量的增加而增大。在自定義指令集CPU的改進(jìn)型架構(gòu)中，使用了并行計(jì)算的結(jié)構(gòu)，使得運(yùn)算速度大幅提升。最后，結(jié)合實(shí)際應(yīng)用案例，移植電流環(huán)計(jì)算中的FOC算法到自定義CPU中運(yùn)算。并用ModelSim軟件進(jìn)行仿真，測(cè)試其計(jì)算時(shí)間僅需7.48 μs。

發(fā)表于：2020/5/13

基于FPGA的全數(shù)字雙通道符合多普勒展寬系統(tǒng)

針對(duì)核輻射能譜、正電子湮沒(méi)符合多普勒展寬譜測(cè)量的需求，設(shè)計(jì)了一種基于FPGA的全數(shù)字雙通道符合多普勒展寬系統(tǒng)。該系統(tǒng)以16 bit模數(shù)轉(zhuǎn)換芯片AD9269-80為前端，將高純鍺探測(cè)器采集到的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，該數(shù)字信號(hào)進(jìn)入系統(tǒng)后端的FPGA芯片中進(jìn)行數(shù)字處理。FPGA通過(guò)滑動(dòng)平均窗口、乒乓操作、自定義IP核等實(shí)現(xiàn)對(duì)核脈沖信號(hào)的處理，包括波形降噪、梯形濾波、基線恢復(fù)、堆積識(shí)別、閾值判斷、數(shù)據(jù)緩存等，從而得到核脈沖的幅度信息和時(shí)間信息。再由網(wǎng)口模塊與上位機(jī)之間進(jìn)行通信，采用UDP協(xié)議進(jìn)行幅度、時(shí)間信息的傳輸，得到核信號(hào)的能譜。系統(tǒng)采用雙通道對(duì)正電子符合多普勒展寬譜測(cè)量，得到二維符合圖譜。

發(fā)表于：2020/3/31

ADS-B陣列信號(hào)二重解交織算法的實(shí)時(shí)實(shí)現(xiàn)

為解決ADS-B系統(tǒng)通信時(shí)的信號(hào)交織問(wèn)題，結(jié)合FPGA的工作特點(diǎn)和實(shí)時(shí)系統(tǒng)的要求，對(duì)ADS-B交織檢測(cè)算法和解交織算法進(jìn)行優(yōu)化。針對(duì)交織檢測(cè)算法在實(shí)采數(shù)據(jù)驗(yàn)證時(shí)需要變化處理信號(hào)的參數(shù)才能匹配判決域的問(wèn)題，設(shè)計(jì)一種計(jì)算判斷交織檢測(cè)的動(dòng)態(tài)門限值的方法，同時(shí)將解交織算法中特征向量、廣義逆矩陣等復(fù)雜的過(guò)程優(yōu)化為對(duì)某段信號(hào)的協(xié)方差矩陣求逆。實(shí)現(xiàn)結(jié)果表明，優(yōu)化后的算法適用于硬件實(shí)時(shí)系統(tǒng)，能有效分離ADS-B交織信號(hào)。

發(fā)表于：2020/3/12

RS編碼算法的優(yōu)化與FPGA實(shí)現(xiàn)

針對(duì)常用RS編碼算法中伽羅華域(Galois Field，GF)的乘法運(yùn)算在FPGA中實(shí)現(xiàn)時(shí)存在的數(shù)據(jù)運(yùn)算量大、復(fù)雜度高等問(wèn)題，對(duì)RS編碼模塊進(jìn)行優(yōu)化，通過(guò)增加乘法器因子求取模塊，完成RS編碼乘法器因子的求取，降低伽羅華域乘法運(yùn)算在FPGA實(shí)現(xiàn)過(guò)程中的復(fù)雜度，減少運(yùn)算量。測(cè)試結(jié)果表明，優(yōu)化后的RS編碼FPGA實(shí)現(xiàn)簡(jiǎn)單有效，且編碼準(zhǔn)確無(wú)誤，編碼結(jié)果與MATLAB計(jì)算所得理論結(jié)果一致，可適用于任意碼長(zhǎng)的RS編碼，在移動(dòng)通信、航天通信等復(fù)雜多因素通信領(lǐng)域有著廣泛的應(yīng)用價(jià)值。

發(fā)表于：2020/3/10

基于PDCA循環(huán)初探電力企業(yè)內(nèi)部審計(jì)預(yù)警系統(tǒng)的建立

新一輪電力體制改革背景下，外部環(huán)境和內(nèi)部需求的變化促使電力企業(yè)內(nèi)部審計(jì)尋求新的方法防范風(fēng)險(xiǎn)，審計(jì)預(yù)警因其前瞻的風(fēng)險(xiǎn)警示特性引起內(nèi)部審計(jì)人員關(guān)注。探討了內(nèi)部審計(jì)預(yù)警系統(tǒng)構(gòu)建的初步設(shè)想，以及PDCA循環(huán)理論在促進(jìn)審計(jì)預(yù)警系統(tǒng)建立及螺旋上升式完善中的應(yīng)用，以期對(duì)充分發(fā)揮電力企業(yè)內(nèi)審職能作用提供新的工作方法。

發(fā)表于：2020/3/6

Xilinx推出業(yè)界首款“一體化 SmartNIC 平臺(tái)”

自適應(yīng)和智能計(jì)算的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc.，（NASDAQ: XLNX））今日宣布推出業(yè)界首款“一體化 SmartNIC 平臺(tái)”— Alveo? U25，真正在單顆器件上實(shí)現(xiàn)了網(wǎng)絡(luò)、存儲(chǔ)和計(jì)算加速功能的完美融合。

發(fā)表于：2020/3/4

基于FPGA的結(jié)構(gòu)改進(jìn)型(2，1，4)維特比譯碼器

在資源受限的處理器中實(shí)現(xiàn)高性能的Viterbi譯碼算法是近年來(lái)研究的熱點(diǎn)?；赬C6SLX16-2CSG324型FPGA處理器，在資源有限情況下，為兼顧Viterbi譯碼時(shí)延與資源消耗的問(wèn)題，提出了一種結(jié)構(gòu)改進(jìn)算法。在傳統(tǒng)Viterbi譯碼算法基礎(chǔ)上，首先通過(guò)最大限度地預(yù)定義存儲(chǔ)路徑度量值的寄存器，達(dá)到控制路徑度量值的目的，其次采用步進(jìn)式幸存路徑信息存儲(chǔ)結(jié)構(gòu)，完成幸存路徑信息的存儲(chǔ)，簡(jiǎn)化譯碼器硬件實(shí)現(xiàn)復(fù)雜度，減小譯碼時(shí)延和資源消耗。通過(guò)ISE Design Suite 14.7平臺(tái)，對(duì)回溯深度為20、3 bit軟判決的(2，1，4)維比特譯碼器進(jìn)行了基于FPGA的驗(yàn)證，并結(jié)合MATLAB仿真進(jìn)行分析。結(jié)果表明，本方法能夠有效減小譯碼時(shí)延并降低資源消耗。

發(fā)表于：2020/3/4

基于FPGA加速的卷積神經(jīng)網(wǎng)絡(luò)識(shí)別系統(tǒng)

針對(duì)卷積神經(jīng)網(wǎng)絡(luò)(CNN)在通用CPU以及GPU平臺(tái)上推斷速度慢、功耗大的問(wèn)題，采用FPGA平臺(tái)設(shè)計(jì)了并行化的卷積神經(jīng)網(wǎng)絡(luò)推斷系統(tǒng)。通過(guò)運(yùn)算資源重用、并行處理數(shù)據(jù)和流水線設(shè)計(jì)，并利用全連接層的稀疏性設(shè)計(jì)稀疏矩陣乘法器，大大提高運(yùn)算速度，減少資源的使用。系統(tǒng)測(cè)試使用ORL人臉數(shù)據(jù)庫(kù)，實(shí)驗(yàn)結(jié)果表明，在100 MHz工作頻率下，模型推斷性能分別是CPU的10.24倍，是GPU的3.08倍，是基準(zhǔn)版本的1.56倍，而功率還不到2 W。最終在模型壓縮了4倍的情況下，系統(tǒng)識(shí)別準(zhǔn)確率為95%。

發(fā)表于：2020/2/28

OPEN MIND 發(fā)布 hyperMILL®2020，效率更高工序更優(yōu)

2020.1 版本hyperMILL® CAD/CAM 套件現(xiàn)已上市。此軟件版本為 hyperMILL® 編程人員提供更多使用便利性。編程功能得到增強(qiáng)，也使加工更快速、更簡(jiǎn)單。新的 3D 和

發(fā)表于：2020/2/18