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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報(bào)道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進(jìn)行深入談判，計(jì)劃收購(gòu)其可編程芯片部門 Altera 的多數(shù)股權(quán)。

FPGA教學(xué)——如何自動(dòng)產(chǎn)生一個(gè)UVM環(huán)境

之前有朋友問(wèn)我怎么用腳本產(chǎn)生一個(gè)驗(yàn)證環(huán)境，這個(gè)問(wèn)題今天和大家介紹下兩種做法。

發(fā)表于：8/11/2022

FPGA教學(xué)——如何學(xué)習(xí)FPGA

如何學(xué)習(xí)FPGA

發(fā)表于：8/11/2022

FPGA教學(xué)——基于FPGA的電子計(jì)算器系統(tǒng)設(shè)計(jì)（附代碼）

本篇介紹了一個(gè)簡(jiǎn)單計(jì)算器的設(shè)計(jì)，基于 FPGA 硬件描述語(yǔ)言 Verilog HDL，系統(tǒng)設(shè)計(jì)由計(jì)算部分、顯示部分和輸入部分四個(gè)部分組成，計(jì)算以及存儲(chǔ)主要用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。顯示部分由六個(gè)七段譯碼管組成，分別來(lái)顯示輸入數(shù)字，輸入部分采用4*4矩陣鍵盤，由0-9一共十個(gè)數(shù)字按鍵，加減乘除四個(gè)運(yùn)算符按鍵，一個(gè)等號(hào)按鍵組成的。通過(guò)外部的按鍵可以完成加、減、乘、除四種功能運(yùn)算，其結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)。本篇為本人畢業(yè)設(shè)計(jì)部分整理，各位大俠可依據(jù)自己的需要進(jìn)行閱讀，參考學(xué)習(xí)。

發(fā)表于：8/11/2022

FPGA教學(xué)——AXI總線協(xié)議時(shí)序

FPGA學(xué)習(xí)-AXI總線協(xié)議時(shí)序

發(fā)表于：8/10/2022

FPGA教學(xué)——FPGA 時(shí)序約束之如何查看時(shí)序錯(cuò)誤

FPGA 時(shí)序約束一如何查看時(shí)序錯(cuò)誤

發(fā)表于：8/10/2022

FPGA教學(xué)——FPGA時(shí)序約束之時(shí)鐘周期約束

FPGA時(shí)序約束之時(shí)鐘周期約束

發(fā)表于：8/10/2022

FPGA教學(xué)——FPGA時(shí)序約束理論之偽路徑

FPGA時(shí)序約束理論之偽路徑

發(fā)表于：8/10/2022

FPGA教學(xué)——關(guān)于延遲的用法

FPGA學(xué)習(xí)-關(guān)于延遲的用法

發(fā)表于：8/10/2022

基于Flutter開(kāi)發(fā)框架的數(shù)據(jù)存儲(chǔ)訪問(wèn)機(jī)制研究

移動(dòng)端應(yīng)用程序需要存儲(chǔ)與訪問(wèn)的數(shù)據(jù)越來(lái)越多，而移動(dòng)端設(shè)備的存儲(chǔ)空間有限，很難滿足用戶需要，在進(jìn)行移動(dòng)端應(yīng)用程序開(kāi)發(fā)時(shí)，選擇合適、高效的數(shù)據(jù)存儲(chǔ)與訪問(wèn)機(jī)制受到普遍關(guān)注。針對(duì)Google推出的Flutter跨平臺(tái)移動(dòng)開(kāi)發(fā)框架提供的key-value鍵值對(duì)、File文件、SQLite數(shù)據(jù)庫(kù)和網(wǎng)絡(luò)4種數(shù)據(jù)存儲(chǔ)訪問(wèn)機(jī)制，深入闡述了它們的內(nèi)在工作原理，給出了具體實(shí)現(xiàn)方法和實(shí)現(xiàn)代碼。最后，根據(jù)4種數(shù)據(jù)存儲(chǔ)訪問(wèn)機(jī)制各自的特點(diǎn)和實(shí)際的應(yīng)用程序開(kāi)發(fā)需求，分析了每種機(jī)制的應(yīng)用場(chǎng)景。

發(fā)表于：8/9/2022

基于FPGA的雷達(dá)A式顯示電路設(shè)計(jì)

為了實(shí)現(xiàn)對(duì)雷達(dá)顯示技術(shù)的優(yōu)化與升級(jí)，設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA的雷達(dá)A式顯示電路，采用FPGA集成雷達(dá)顯示IP核實(shí)現(xiàn)雷達(dá)前端信號(hào)的采樣、處理及顯示。該設(shè)計(jì)利用FPGA芯片龐大的可編程邏輯單元以及豐富的成熟IP核的優(yōu)勢(shì)，實(shí)現(xiàn)了單片邏輯芯片實(shí)現(xiàn)雷達(dá)輸入信號(hào)的接收、采樣、變換以及顯示的功能，簡(jiǎn)化了以往雷達(dá)顯示電路的硬件結(jié)構(gòu)，降低了信號(hào)的顯示延遲，整體提升雷達(dá)顯示性能。同時(shí)該設(shè)計(jì)可以通過(guò)進(jìn)一步修改內(nèi)部IP核實(shí)現(xiàn)其他雷達(dá)顯示方式，使其具備硬件設(shè)備的通用性和可擴(kuò)展性。

發(fā)表于：8/9/2022