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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

基于PDCA循環(huán)初探電力企業(yè)內(nèi)部審計預(yù)警系統(tǒng)的建立

新一輪電力體制改革背景下，外部環(huán)境和內(nèi)部需求的變化促使電力企業(yè)內(nèi)部審計尋求新的方法防范風險，審計預(yù)警因其前瞻的風險警示特性引起內(nèi)部審計人員關(guān)注。探討了內(nèi)部審計預(yù)警系統(tǒng)構(gòu)建的初步設(shè)想，以及PDCA循環(huán)理論在促進審計預(yù)警系統(tǒng)建立及螺旋上升式完善中的應(yīng)用，以期對充分發(fā)揮電力企業(yè)內(nèi)審職能作用提供新的工作方法。

發(fā)表于：3/6/2020

Xilinx推出業(yè)界首款“一體化 SmartNIC 平臺”

自適應(yīng)和智能計算的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc.，（NASDAQ: XLNX））今日宣布推出業(yè)界首款“一體化 SmartNIC 平臺”— Alveo? U25，真正在單顆器件上實現(xiàn)了網(wǎng)絡(luò)、存儲和計算加速功能的完美融合。

發(fā)表于：3/4/2020

基于FPGA的結(jié)構(gòu)改進型(2，1，4)維特比譯碼器

在資源受限的處理器中實現(xiàn)高性能的Viterbi譯碼算法是近年來研究的熱點?；赬C6SLX16-2CSG324型FPGA處理器，在資源有限情況下，為兼顧Viterbi譯碼時延與資源消耗的問題，提出了一種結(jié)構(gòu)改進算法。在傳統(tǒng)Viterbi譯碼算法基礎(chǔ)上，首先通過最大限度地預(yù)定義存儲路徑度量值的寄存器，達到控制路徑度量值的目的，其次采用步進式幸存路徑信息存儲結(jié)構(gòu)，完成幸存路徑信息的存儲，簡化譯碼器硬件實現(xiàn)復(fù)雜度，減小譯碼時延和資源消耗。通過ISE Design Suite 14.7平臺，對回溯深度為20、3 bit軟判決的(2，1，4)維比特譯碼器進行了基于FPGA的驗證，并結(jié)合MATLAB仿真進行分析。結(jié)果表明，本方法能夠有效減小譯碼時延并降低資源消耗。

發(fā)表于：3/4/2020

基于FPGA加速的卷積神經(jīng)網(wǎng)絡(luò)識別系統(tǒng)

針對卷積神經(jīng)網(wǎng)絡(luò)(CNN)在通用CPU以及GPU平臺上推斷速度慢、功耗大的問題，采用FPGA平臺設(shè)計了并行化的卷積神經(jīng)網(wǎng)絡(luò)推斷系統(tǒng)。通過運算資源重用、并行處理數(shù)據(jù)和流水線設(shè)計，并利用全連接層的稀疏性設(shè)計稀疏矩陣乘法器，大大提高運算速度，減少資源的使用。系統(tǒng)測試使用ORL人臉數(shù)據(jù)庫，實驗結(jié)果表明，在100 MHz工作頻率下，模型推斷性能分別是CPU的10.24倍，是GPU的3.08倍，是基準版本的1.56倍，而功率還不到2 W。最終在模型壓縮了4倍的情況下，系統(tǒng)識別準確率為95%。

發(fā)表于：2/28/2020

OPEN MIND 發(fā)布 hyperMILL®2020，效率更高工序更優(yōu)

2020.1 版本hyperMILL® CAD/CAM 套件現(xiàn)已上市。此軟件版本為 hyperMILL® 編程人員提供更多使用便利性。編程功能得到增強，也使加工更快速、更簡單。新的 3D 和

發(fā)表于：2/18/2020

內(nèi)存條在工業(yè)控制計算機中有著什么作用

內(nèi)存是工業(yè)機箱中的主要部件，它是相對于外存而言的。我們平常使用的程序，如WindowsXP系統(tǒng)、還有Windows2008，打字軟件、游戲軟件等，一般都是安裝在硬盤等外存上的，但僅此是不能使用其功能的，必須把它們調(diào)入內(nèi)存中運行，才能真正使用其功能，我們平時輸入一段文字，或玩一個游戲，其實都是在內(nèi)存中進行的。通常我們把要永久保存的、大量的數(shù)據(jù)存儲在外存上，而把一些臨時的或少量的數(shù)據(jù)和程序放在內(nèi)存上。

發(fā)表于：2/12/2020

Microchip推出經(jīng)TÜV SÜD認證的MPLAB®工具，簡化功能安全要求

許多行業(yè)都需要進行功能安全認證，但認證通常是一個耗時且昂貴的過程。認證還需要對特定開發(fā)工具的使用進行廣泛的論證，除非工具本身已經(jīng)通過權(quán)威功能安全專業(yè)機構(gòu)的認證，比如位于德國慕尼黑的TÜV SÜD認證機構(gòu)。Microchip Technology Inc.（美國微芯科技公司）近日宣布其MPLAB® XC編譯器已獲TÜV SÜD功能安全認證，這將大大簡化Microchip旗下PIC®、AVR®和SAM單片機（MCU）及dsPIC®數(shù)字信號控制器（DSC）的功能安全認證流程。為進一步簡化測試和診斷流程，Microchip還推出了MPLAB代碼覆蓋許可證，新工具以一種對應(yīng)用程序影響最小的方式確定軟件各部分是否已經(jīng)進行了測試。

發(fā)表于：2/3/2020

基于脈動陣列的卷積計算模塊硬件設(shè)計

針對FPGA實現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)中卷積計算的過程中，高并行度帶來長廣播、多扇入/扇出的數(shù)據(jù)通路問題，采用脈動陣列來實現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)中卷積計算模塊，將權(quán)重固定到每個處理單元中，并按照輸入和輸出特征圖的維度來設(shè)置脈動陣列的大小，最后通過Vivado高層次綜合實現(xiàn)卷積計算模塊的硬件設(shè)計。實驗結(jié)果表明，本設(shè)計在實現(xiàn)1級流水化時序要求的同時，具有較低的資源占用和良好的擴展性。

發(fā)表于：1/15/2020

中國半導體制造全景展示！2019中國63座晶圓制造廠最新情況跟蹤

根據(jù)芯思想研究院的統(tǒng)計，截止2019年底我國12英寸晶圓制造廠裝機產(chǎn)能約90萬片，較2018年增長50%；8英寸晶圓制造廠裝機產(chǎn)能約100萬片，較2018年增長10%；6英寸晶圓制造廠裝機產(chǎn)能約230萬片，較2018年增長15%；5英寸晶圓制造廠裝機產(chǎn)能約80萬片，較2018年下降11%；4英寸晶圓制造廠裝機產(chǎn)能約260萬片，較2018年增長30%；3英寸晶圓制造廠裝機產(chǎn)能約40萬片，較2018年下降20%。

發(fā)表于：1/6/2020

年終5G電子大展重磅來襲，快收下這份逛展秘笈！

一年一度的ELEXCON2019深圳國際電子展將協(xié)同IEE深圳國際嵌入式系統(tǒng)展、深圳國際物聯(lián)網(wǎng)與智慧未來展、EVAC深圳國際未來汽車及技術(shù)展盛大開幕，并引入全球巡回盛會IoT World中國站與5G China全球大會，奉上一場從元件到系統(tǒng)、從設(shè)計到制造的大灣區(qū)電子產(chǎn)業(yè)盛宴，以4.5萬m2展示面積、600+家參展廠商、預(yù)計70,000+觀展人次的姿態(tài)揚帆起航！

發(fā)表于：12/18/2019