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頭條

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

應(yīng)用于JESD204B/C的高速寬頻帶可編程分頻器

為了滿足高速多通道場景下JESD204B/C系統(tǒng)的應(yīng)用需求，采用電流模邏輯（Current Mode Logic，CML）設(shè)計了一款高速、寬工作頻率的可編程分頻器?；?.18 μm SiGe BiCMOS工藝，經(jīng)流片測試結(jié)果顯示，在300 MHz~16 GHz輸入頻率范圍內(nèi)，可實現(xiàn)2~16 380次分頻，且有信號發(fā)生器、脈沖發(fā)生器及中繼器三種不同模式輸出。

發(fā)表于：12/17/2025

基于FPGA高精度磁通門傳感器的設(shè)計與校準(zhǔn)研究

針對寬量程電流測量中傳統(tǒng)磁通門傳感器非線性誤差顯著的問題，提出基于現(xiàn)場可編程門陣列（FPGA）高精度時間差檢測與多項式動態(tài)補償?shù)膮f(xié)同校正方法。通過建立磁芯正負飽和時間差與被測電流的映射關(guān)系，構(gòu)建數(shù)字化FPGA處理架構(gòu)實時捕獲飽和時間差，并建立包含非線性效應(yīng)的多項式補償模型。實驗結(jié)果表明：該傳感器能夠精確檢測復(fù)雜微弱漏電流；補償模型決定系數(shù)達0.999 976，較線性模型提高0.11%；均方根誤差降低85.4%。通過硬件-算法協(xié)同優(yōu)化有效抑制工業(yè)現(xiàn)場環(huán)境下的精度漂移，為智能電網(wǎng)設(shè)備級電流監(jiān)測提供了高精度低成本解決方案。

發(fā)表于：12/17/2025

智能網(wǎng)卡加速Ceph存儲的性能研究

聚焦Ceph存儲系統(tǒng)對象存儲設(shè)備（Object Storage Device， OSD）架構(gòu)線程鎖競爭機制所導(dǎo)致的多核并行擴展能力受限問題，針對下一代Crimson-OSD架構(gòu)與智能網(wǎng)卡協(xié)同優(yōu)化技術(shù)開展研究，提出分層協(xié)同優(yōu)化框架。相關(guān)研究表明，采用智能網(wǎng)卡協(xié)同優(yōu)化，RDMA網(wǎng)絡(luò)卸載降低CPU占用率達到70%，異構(gòu)計算引擎實現(xiàn)糾刪碼硬件加速提升數(shù)據(jù)恢復(fù)速度達到4.84倍。研究成果為分布式存儲系統(tǒng)的硬件加速提供相關(guān)理論依據(jù)與關(guān)鍵技術(shù)參考，對高性能計算和云邊端融合等數(shù)據(jù)密集型場景的存儲系統(tǒng)優(yōu)化具有指導(dǎo)意義。

發(fā)表于：12/16/2025

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

發(fā)表于：11/13/2025

基于FPGA的多源數(shù)據(jù)融合目標(biāo)檢測的研究與實現(xiàn)

隨著智能駕駛、機器人等技術(shù)的高速發(fā)展，在這些場景下常規(guī)的二維檢測算法并不能滿足環(huán)境感知的要求，需要三維目標(biāo)檢測去獲得精準(zhǔn)的環(huán)境信息。但是，目前大多主流的多源數(shù)據(jù)融合的三維目標(biāo)檢測模型都依賴于高算力、高功耗的平臺，難以在性能較低的嵌入式平臺實現(xiàn)。針對這些問題提出了一種在低功耗的FPGA平臺上實現(xiàn)多源融合的三維目標(biāo)檢測的方法，通過融合激光雷達點云與攝像頭圖像數(shù)據(jù)，來彌補點云特征信息的不足，以實現(xiàn)更高的準(zhǔn)確率和檢測的穩(wěn)定性。同時結(jié)合FPGA平臺的特點，對融合的特征進行篩選及處理，并結(jié)合量化策略對模型進行壓縮。經(jīng)過實驗，融合方式明顯提升小物體的準(zhǔn)確度，量化后的模型在三維檢測平均精度損失小于3%的情況下在端側(cè)FPGA平臺成功運行。

發(fā)表于：11/12/2025

基于RK3588與ZYNQ的雙光圖像處理平臺設(shè)計與研究

針對可見光成像、紅外成像在越來越多的場景得到應(yīng)用，采用一體化設(shè)計理念，設(shè)計一款小型雙模成像圖像處理平臺。該雙光圖像處理平臺采用RK3588與ZYNQ作為主協(xié)處理器，可完成1080P可見光圖像與1 280×1 024分辨率非制冷紅外圖像的并行實時處理，在軟件算法的控制下可實時完成目標(biāo)跟蹤識別。經(jīng)實物樣機外場測試與高低溫測試，該平臺性能穩(wěn)定可靠、結(jié)構(gòu)緊湊，能夠滿足車載、船載、機載的多種應(yīng)用場景需求。

發(fā)表于：11/12/2025

基于改進UNet的瀝青道路缺陷檢測系統(tǒng)的研究與實現(xiàn)

針對道路缺陷檢測中傳統(tǒng)方法泛化能力低、易受環(huán)境干擾，以及深度學(xué)習(xí)模型部署在計算平臺時存在的高功耗、低速度等問題，提出一種基于低功耗FPGA平臺的語義分割模型的加速與部署策略。首先，構(gòu)建包含道路裂縫與坑洞的多源數(shù)據(jù)集，通過數(shù)據(jù)增強技術(shù)平衡樣本分布；其次，針對UNet模型的特征提取網(wǎng)絡(luò)與上采樣網(wǎng)絡(luò)分別進行通道裁剪，并結(jié)合量化技術(shù)將模型權(quán)重從FP32壓縮至INT8，進一步降低計算量；最后，利用Vitis AI工具鏈完成模型量化與編譯，部署至FPGA平臺，充分發(fā)揮其并行計算能力。實驗結(jié)果表明，優(yōu)化后的模型在保證平均交并比（MIoU）損失小于5%的前提下，推理速度達到了17 ms，模型參數(shù)量與計算量大幅度降低，并且功耗顯著降低。該方法在邊緣端實現(xiàn)了高效、低功耗的道路缺陷檢測，為瀝青道路自動化養(yǎng)護評估提供了可行方案。

發(fā)表于：11/12/2025

基于CPU-FPGA協(xié)同架構(gòu)的VoIP數(shù)據(jù)加密系統(tǒng)設(shè)計與實現(xiàn)

摘要：針對通信網(wǎng)絡(luò)飛速發(fā)展背景下VoIP面臨日益嚴(yán)峻的數(shù)據(jù)安全風(fēng)險，提出并實現(xiàn)了一種基于CPU+FPGA軟硬件協(xié)同處理架構(gòu)的VoIP數(shù)據(jù)加密方案，高效集成AES算法，對實時采集的VoIP話音流進行加密處理。搭建專用話音測試環(huán)境，采用主觀、客觀相結(jié)合方法對所設(shè)計的加密模塊在正常工作狀態(tài)下的性能及通話質(zhì)量進行全面評估。測試結(jié)果表明，該加密方案在保障安全性的同時有效維持了通話質(zhì)量。

發(fā)表于：10/29/2025

基于FPGA的ZUC算法快速實現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實時運算和大數(shù)據(jù)處理等復(fù)雜需求場景，ZUC的高速實現(xiàn)對于其應(yīng)用推廣具有重要的實用意義?；诖?，針對ZUC適用環(huán)境的FPGA實現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結(jié)構(gòu)設(shè)計，在FPGA硬件平臺上實現(xiàn)了ZUC算法。實驗結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現(xiàn)了良好的平衡，為ZUC算法的高性能實現(xiàn)提供了新的解決方案。

發(fā)表于：10/28/2025

基于FPGA的梳狀譜通信干擾信號設(shè)計與研究

為了有效測試通信電臺的實際抗干擾性能，提出了一種基于FPGA的高斯白噪聲梳狀譜干擾信號設(shè)計方案，相比傳統(tǒng)隨機相位調(diào)頻梳狀譜干擾，在對抗寬帶通信系統(tǒng)時干擾效果更強。該方案以FPGA為核心，通過改進Ziggurat算法和DDS技術(shù)實現(xiàn)梳狀譜干擾信號的生成，在滿足高速、高性能的同時，具有較強的靈活性。并通過DA芯片輸出，實現(xiàn)了3~11個梳狀譜信號的生成。實驗結(jié)果表明：生成的梳狀譜干擾信號頻率控制誤差小于0.001%，干擾效果量化一個指標(biāo)。

發(fā)表于：9/17/2025