《電子技術(shù)應(yīng)用》
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应用于JESD204B/C的高速宽频带可编程分频器
电子技术应用
江晨阳，杨俊浩，汪柏康，蒋颖丹
中国电子科技集团公司第五十八研究所
摘要： 为了满足高速多通道场景下JESD204B/C系统的应用需求，采用电流模逻辑（Current Mode Logic，CML）设计了一款高速、宽工作频率的可编程分频器。基于0.18 μm SiGe BiCMOS工艺，经流片测试结果显示，在300 MHz~16 GHz输入频率范围内，可实现2~16 380次分频，且有信号发生器、脉冲发生器及中继器三种不同模式输出。
關(guān)鍵詞： CML 可编程分频器 JESD204BC
中圖分類號：TN772 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.256901
中文引用格式： 江晨陽，楊俊浩，汪柏康，等. 應(yīng)用于JESD204B/C的高速寬頻帶可編程分頻器[J]. 電子技術(shù)應(yīng)用，2025，51(12)：49-55.
英文引用格式： Jiang Chenyang，Yang Junhao，Wang Baikang，et al. High speed wide band programmable frequency divider for JESD204B/C[J]. Application of Electronic Technique，2025，51(12)：49-55.
High speed wide band programmable frequency divider for JESD204B/C
Jiang Chenyang，Yang Junhao，Wang Baikang，Jiang Yingdan
The 58th Research Institute of China Electronics Technology Group
Abstract： In order to meet the application requirements of JESD204B/C system in high-speed multi-channel scenarios, a programmable frequency divider with high speed and wide operating frequency is designed by using current mode logic (CML). Based on the 0.18 μm SiGe BiCMOS process, the results of the chip test show that the frequency division can be achieved 2~16 380 times in the input frequency range of 300 MHz~16 GHz, and there are three different modes of output: signal generator, pulse generator and repeater.
Key words : CML；programmable frequency divider；JESD204B/C

引言

近年來，隨著模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)的采樣速率突破吉比特每秒量級，傳統(tǒng)基于低壓差分信號(Low-Voltage Differential Signaling, LVDS)的并行接口已難以滿足高速數(shù)據(jù)傳輸需求。與此同時，現(xiàn)場可編程門陣列(Field-Programmable Gate Array, FPGA)在數(shù)據(jù)處理能力方面的顯著提升，使得多通道ADC與FPGA間的高速數(shù)據(jù)同步傳輸問題愈發(fā)凸顯。在此背景下，固態(tài)技術(shù)協(xié)會提出的JESD204B接口協(xié)議為上述技術(shù)瓶頸提供了創(chuàng)新解決方案。該協(xié)議的核心優(yōu)勢體現(xiàn)在三個方面：首先，其采用高速串行鏈路架構(gòu)，支持多通道吉比特每秒級數(shù)據(jù)傳輸，有效解決了傳統(tǒng)并行接口的同步傳輸瓶頸；其次，通過減少物理引腳數(shù)量，顯著優(yōu)化了印刷電路板布局設(shè)計；再者，其標準化的分層協(xié)議架構(gòu)增強了系統(tǒng)集成度與可擴展性。這些技術(shù)特性使得JESD204B接口在高速數(shù)據(jù)采集系統(tǒng)中展現(xiàn)出卓越的工程適用性，目前已逐步取代傳統(tǒng)LVDS接口，成為ADC與FPGA間高速互連的主流解決方案[1-2]。

SYSREF是JESD204B/C標準中用于系統(tǒng)級同步的全局參考信號，其頻率通常需與系統(tǒng)主時鐘(Device Clock)成整數(shù)分頻關(guān)系，且需滿足JESD204B/C協(xié)議規(guī)定的子類(Subclass)要求(如Subclass 1/2需周期性SYSREF)。當多個設(shè)備共享同一時鐘源時，需在各自芯片內(nèi)生成相位一致的SYSREF[3]，避免因傳輸延遲導致的同步偏差。因此需要采用分頻器將高頻系統(tǒng)時鐘(Device Clock)轉(zhuǎn)換為符合協(xié)議規(guī)范的SYSREF頻率，且需要確保分頻器的可編程分頻比特性以支持精確控制SYSREF脈沖的觸發(fā)間隔。其設(shè)計直接影響JESD204B/C系統(tǒng)的同步精度和可靠性，尤其在高速、多通道場景中尤為關(guān)鍵[4-5]。

本文基于0.18 μm SiGe BiCMOS工藝設(shè)計了一款高頻率寬頻帶可編程信號發(fā)生器。其中分頻器部分采用CML結(jié)構(gòu)設(shè)計，工作頻率范圍為300 MHz~16 GHz，分頻比范圍為2~16 380。


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作者信息：

江晨陽，楊俊浩，汪柏康，蔣穎丹

（中國電子科技集團公司第五十八研究所，江蘇 無錫 204135）


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