要點

1.高端儀表促進了更快的ADC速度和更多的通道數(shù)與密度，設計者必須評估轉(zhuǎn)換器的輸出格式，以及基本的轉(zhuǎn)換性能。

2.主要的輸出選項是CMOS(互補金屬氧化物半導體)、LVDS(低壓差分信令)，以及CML(電流模式邏輯)。

3.要考慮的問題包括：功耗、瞬變、數(shù)據(jù)與時鐘的變形，以及對噪聲的抑制能力。

4.對于布局的考慮也是轉(zhuǎn)換輸出選擇中的一個方面，尤其當采用LVDS技術時。

當設計者有多種ADC選擇時，他們必須考慮采用哪種類型的數(shù)字數(shù)據(jù)輸出：CMOS(互補金屬氧化物半導體)、LVDS(低壓差分信令)，還是CML(電流模式邏輯)。ADC中所采用的每種數(shù)字輸出類型都各有優(yōu)缺點，設計者應結(jié)合自己的應用來考慮。這些因素取決于ADC的采樣速率與分辨率、輸出數(shù)據(jù)速率，以及系統(tǒng)設計的功率要求，等等。

CMOS驅(qū)動器

在采樣速率低于200M采樣/秒的ADC中，常見的是CMOS數(shù)字輸出。典型的CMOS驅(qū)動器包括一個NMOS管和一個PMOS管(它們的漏極相互連接)、電源電壓VDD和地(圖1a)。這個結(jié)構會使輸出反相。另外，也可以采用一種背對背的結(jié)構，避免輸出反相(圖1b)。

圖1，一個典型CMOS數(shù)字輸出驅(qū)動器可以是反相結(jié)構(a)，或非反相結(jié)構(b)。

CMOS輸出驅(qū)動器有高的輸入阻抗和低的輸出阻抗。在驅(qū)動器的輸入端，兩個CMOS晶體管的柵極阻抗非常高，因為柵極氧化物將柵極與任何導電材料隔離開來。輸入端阻抗的范圍可從千歐姆級到兆歐姆級。

在驅(qū)動器的輸出端，漏極電流ID通常較小，它決定了阻抗。此時，阻抗通常小于數(shù)百歐姆。CMOS的電壓擺幅大約是從電源電壓到地，因此根據(jù)電源電壓情況可能會很大。由于輸入阻抗高，輸出阻抗相對較低，因此一個CMOS輸出通?？梢则?qū)動多個CMOS輸入。

CMOS輸出端還有低靜態(tài)電流。只有當CMOS驅(qū)動器發(fā)生一次開關事件時，才出現(xiàn)大量的電流。當驅(qū)動器在低態(tài)(即拉至地)或高態(tài)(即拉至電源電壓)時，幾乎沒有流過驅(qū)動器的電流。不過，當驅(qū)動器從低態(tài)切換到高態(tài)，或從高態(tài)切換到低態(tài)時，電源電壓到地之間就出現(xiàn)了一個短暫的低阻通路。這個瞬態(tài)電流就是設計者通常對高于200M采樣/秒速率ADC采用其它輸出驅(qū)動技術的主要原因之一。

另一個原因是，轉(zhuǎn)換器的每一位都需要一個CMOS驅(qū)動器。一只14位ADC需要14個CMOS輸出驅(qū)動器。這一約束條件要求在一只封裝中使用一個以上的轉(zhuǎn)換器；通常在一個封裝中會用到多達8個轉(zhuǎn)換器，產(chǎn)生了多個驅(qū)動器的問題。例如，采用CMOS技術可能需要用多達112個輸出端子做數(shù)據(jù)輸出。這種結(jié)構不僅從封裝角度是不可能的，而且也會消耗更多的功率，增加PCB布局的復雜性。為解決這些問題，制造商開始采用LVDS的接口。

LVDS驅(qū)動器

LVDS較CMOS技術有一些優(yōu)勢，包括它僅需約350mV的信號就能運行，并且是差分信號而不是單端信號。較小電壓擺幅有更快的切換速度，減少了對EMI問題的關切。由于LVDS技術是差分的，它也有共模抑制作用，意味著耦合到信號上的噪聲在兩個信號路徑上是相同的，而差分接收器能夠去除大部分噪聲。

LVDS的阻抗要受到更嚴格的控制，負載電阻必須接近100Ω。設計者獲得這個電阻的方法通常是在LVDS接收器上使用并聯(lián)終結(jié)的電阻。另外，還必須用受控阻抗的傳輸線來傳送LVDS信號。單端設計需要50Ω的阻抗，而差分設計則要將阻抗保持在100Ω(圖2)。

圖2，LVDS輸出驅(qū)動器提供受控的輸入與輸出阻抗。

正如LVDS輸出驅(qū)動結(jié)構所示，電路的工作結(jié)果是輸出提供一個固定的直流負載電流，從而避免了在輸出邏輯狀態(tài)變化時，一個典型CMOS輸出驅(qū)動器上會出現(xiàn)的電流尖峰。電路的標稱供出/拉入電流為3.5mA，在100Ω終端電阻上獲得350mV的典型輸出電壓擺幅。電路的共模電平一般為1.2V，兼容于3.3V、2.5V和1.8V的電源電壓