《電子技術(shù)應(yīng)用》
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基于FPGA的數(shù)字脈沖成形技術(shù)的研究
來(lái)源：電子技術(shù)應(yīng)用2013年第7期
王 敏， 方 方， 曹建宇， 周建斌， 丁衛(wèi)撐
成都理工大學(xué), 四川 成都610059
摘要： 采用FPGA作為主控芯片，實(shí)現(xiàn)數(shù)字化脈沖成形電路。該數(shù)字化脈沖成形電路不僅可以替代傳統(tǒng)的模擬濾波成形電路，而且可以減少模擬電路中的白噪聲，提高系統(tǒng)的靈活性和穩(wěn)定性，具有一定的理論意義和實(shí)用價(jià)值。
中圖分類號(hào)： TN78
文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2013)07-0087-02
Study of digital pulse forming technology based on FPGA
Wang Min， Fang Fang， Cao Jianyu， Zhou Jianbin， Ding Weicheng
Chengdu University of Technology, Chengdu 610059, China
Abstract： In this paper, FPGA is used as the master chip, to achieve the digitized pulse shaping circuit. The circuit not only can replace traditional analog filtering shaping circuits, but also to reduce the introduction of white noise in the analog circuitry to improve the flexibility and stability of the system, has some theoretical significance and practical value.
Key words : FPGA; high speed ADC; trapezoidal shaping; digitized; filter

    傳統(tǒng)伽馬能譜測(cè)量系統(tǒng)由探測(cè)器、前置放大器、主放電路、脈沖甄別電路、峰值保持電路、ADC采樣和微處理器等組成。由于這類模擬多道能譜儀主要采用模擬電路實(shí)現(xiàn)，因此系統(tǒng)開(kāi)發(fā)周期長(zhǎng)，抗干擾能力弱，受溫度影響大，系統(tǒng)靈活性較差，無(wú)法解決脈沖堆積、脈沖計(jì)數(shù)率較低、A/D轉(zhuǎn)換存在死時(shí)間等問(wèn)題[1]。而數(shù)字伽馬能譜測(cè)量系統(tǒng)主要由探測(cè)器、前置放大器、主放電路、高速ADC采樣電路、FPGA控制部分組成。由于采用高速ADC進(jìn)行脈沖采樣，因此電路不存在死時(shí)間，并且能保證在每個(gè)有效脈沖寬度內(nèi)有上百個(gè)采樣點(diǎn)[2-3]。同時(shí)由于采用FPGA作為主控芯片，可以在控制ADC進(jìn)行高速采集的過(guò)程中同步實(shí)現(xiàn)數(shù)據(jù)緩存、脈沖濾波、脈沖成形、幅值分析、能譜計(jì)數(shù)等功能[4]。系統(tǒng)處理速度快，實(shí)時(shí)性強(qiáng)，靈活性強(qiáng)，穩(wěn)定性強(qiáng)，抗干擾能力強(qiáng)，受環(huán)境影響較弱，并且系統(tǒng)升級(jí)非常方便。

1 數(shù)字成形電路設(shè)計(jì)
1.1 ADC電路設(shè)計(jì)
    本設(shè)計(jì)選擇ADI公司的AD9240，這是一款高精度高速低功耗ADC，采樣率為10 MS/s，分辨率為14 bit，采用單電源+5 V供電，最高功耗為285 mW。
    ADC驅(qū)動(dòng)電路如圖1所示，0~5 V的輸入信號(hào)通過(guò)由運(yùn)放U1組成的阻抗匹配電路輸入到ADC的正向輸入管腳，運(yùn)放U1采用單電源供電。ADC的差分負(fù)向輸入管腳通過(guò)電阻RS接入?yún)⒖茧妷狠敵龉苣_。參考電壓選擇管腳接地，即選擇芯片內(nèi)部參考電壓。

    本文中的FPGA采用Altera公司的EP3C25Q24芯片，此芯片邏輯塊總數(shù)為24 624個(gè),內(nèi)部存儲(chǔ)區(qū)空間為608 256 bit，I/O口為149個(gè)，內(nèi)含132個(gè)9位乘法器和4個(gè)鎖相環(huán)（PLL），內(nèi)核采用1.2 V供電。
    本系統(tǒng)采用Altera公司推出的QuartusII軟件，利用VerilogHDL語(yǔ)言完成設(shè)計(jì)。通過(guò)邏輯框圖的形式實(shí)現(xiàn)內(nèi)部各子模塊間的電氣連接，
　由于FPGA無(wú)法進(jìn)行大規(guī)模數(shù)學(xué)運(yùn)算，因此，在本文中采用算法相對(duì)簡(jiǎn)單、乘除法運(yùn)算次數(shù)相對(duì)較少的遞歸法進(jìn)行數(shù)字脈沖處理。
    設(shè)計(jì)過(guò)程中，首先通過(guò)FPGA與高速ADC實(shí)現(xiàn)示波器的功能，即實(shí)現(xiàn)原始脈沖信號(hào)的在線采集,如圖3所示，并保存到數(shù)據(jù)文件。然后對(duì)采集到的脈沖數(shù)據(jù)進(jìn)行MATLAB仿真處理，得到圖4所示的結(jié)果。

    由圖4可以看出，該梯形成形算法除了能進(jìn)行脈沖成形外，還具有低通濾波和對(duì)脈沖信號(hào)判棄的功能。在本文中將PC機(jī)中的脈沖數(shù)據(jù)文件導(dǎo)入到FPGA創(chuàng)建的RAM里面，并通過(guò)梯形成形模塊對(duì)原始脈沖進(jìn)行成形濾波處理如圖5。

 

 

    圖6所示為幅值分析模塊，實(shí)現(xiàn)梯形成形算法后對(duì)脈沖峰值的提取和對(duì)非脈沖峰值的判棄。同時(shí)幅值分析模塊還實(shí)現(xiàn)輸出雙口RAM調(diào)度時(shí)鐘的功能。
2 電路測(cè)試
    利用本電路分別配合NaI探測(cè)器，測(cè)137Cs+241Am源，獲得了譜線圖，并通過(guò)測(cè)試窗口顯示出來(lái)，如圖7所示。

    本文針對(duì)γ射線測(cè)量領(lǐng)域中的高速數(shù)字化能譜測(cè)量系統(tǒng)，以FPGA作為主控芯片，采用高速ADC進(jìn)行實(shí)時(shí)采樣，實(shí)現(xiàn)核信號(hào)的高速采集與分析處理。選擇數(shù)字梯形成形濾波算法，既能實(shí)現(xiàn)脈沖抗堆積，又能實(shí)現(xiàn)數(shù)字濾波等功能。本文設(shè)計(jì)過(guò)程中查閱大量中英文資料，進(jìn)行過(guò)多次軟件仿真與系統(tǒng)測(cè)試，最終得到了較理想的效果。
參考文獻(xiàn)
[1] 周建斌． 通用型低能高靈敏X熒光分析儀的研制[D].成都：成都理工大學(xué)，2008.
[2] 王敏．?dāng)?shù)字核能譜測(cè)量系統(tǒng)中濾波與成形技術(shù)研究[D].成都：成都理工大學(xué)，2012.
[3] 肖無(wú)云,魏義祥,艾憲蕓. 數(shù)字化多道脈沖幅度分析中的梯形成形算法[J].清華大學(xué)學(xué)報(bào)(自然科學(xué)版),2005,45(6):810-812.
[4] ORITA T, TAKAHASHI H. A new pulse width signal processing with delay-line and non-linear circuit(for ToT)[J].Nuclear Instruments and Methods in Physics Research A.(2011) S24-S27.

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