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基于組播通信的PBFT算法改進(jìn)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

PBFT算法存在通信復(fù)雜度高、性能受節(jié)點(diǎn)增加而下降等問題，引入組播通信應(yīng)用于RPBFT（基于角色的拜占庭共識機(jī)制），提出了一種通信復(fù)雜度低、可以動態(tài)分配共識節(jié)點(diǎn)、不因節(jié)點(diǎn)數(shù)增加而性能下降的WRPBFT共識算法。WRPBFT將節(jié)點(diǎn)劃分為共識節(jié)點(diǎn)和候選節(jié)點(diǎn)兩類節(jié)點(diǎn)，動態(tài)地選取參與共識的共識節(jié)點(diǎn)進(jìn)行組播通信。實(shí)驗(yàn)與分析表明，WRPBFT共識算法可以動態(tài)地實(shí)現(xiàn)節(jié)點(diǎn)的劃分與選取，并且相較傳統(tǒng)PBFT算法，WRPBFT算法具備更高吞吐量、更低的時(shí)延和更低的通信復(fù)雜度。

發(fā)表于：2023/2/28 15:59:00

基于PSO的恒力執(zhí)行器PID型模糊控制器[其他][其他]

針對打磨機(jī)器人在打磨過程中對恒力控制精度和響應(yīng)速度的要求，提出了一種基于粒子群優(yōu)化算法的恒力執(zhí)行器PID型模糊控制器。設(shè)計(jì)新型PID型模糊控制器，減少設(shè)計(jì)規(guī)則庫數(shù)量；提出變權(quán)重綜合型適應(yīng)度函數(shù)，結(jié)合誤差積分絕對值和控制信號積分絕對值優(yōu)化PID型模糊控制器的綜合性能，同時(shí)減小超調(diào)量與穩(wěn)態(tài)誤差；采用自適應(yīng)慣性權(quán)重策略加快粒子群迭代速度，使用粒子群算法對PID型模糊控制的比例因子進(jìn)行優(yōu)化。仿真結(jié)果表明，經(jīng)過粒子群優(yōu)化的PID型模糊控制實(shí)現(xiàn)了打磨力的平穩(wěn)輸出，響應(yīng)速度提升10%，調(diào)節(jié)時(shí)間縮短14%，系統(tǒng)無超調(diào)、無振蕩，提高了打磨力的控制精度。

發(fā)表于：2023/2/28 15:53:00

芯片樣品驗(yàn)證平臺自適應(yīng)和同步測試功能的設(shè)計(jì)與實(shí)現(xiàn)[測試測量][消費(fèi)電子]

目前，芯片設(shè)計(jì)公司在對量產(chǎn)級的芯片進(jìn)行樣品驗(yàn)證時(shí)，傳統(tǒng)的樣品驗(yàn)證方法大多是基于芯片自身特點(diǎn)來設(shè)計(jì)相應(yīng)的測試設(shè)備，然后通過測試夾具對芯片樣品逐一測試，不同的芯片會設(shè)計(jì)不同的測試設(shè)備。提出了一種自適應(yīng)且可同步測試的樣品驗(yàn)證平臺方案，既可以實(shí)現(xiàn)同時(shí)測試多顆芯片，也可以對不同接口的芯片進(jìn)行測試；既可以進(jìn)行可靠性實(shí)驗(yàn)測試，也可以進(jìn)行其他功能的測試，大大節(jié)省了測試設(shè)備的維護(hù)成本，提高測試效率。

發(fā)表于：2023/2/28 15:45:00

一種框架類測角裝置內(nèi)環(huán)組件靜平衡調(diào)試方法[其他][其他]

導(dǎo)引頭位置標(biāo)定系統(tǒng)是一種框架類測角裝置，其內(nèi)環(huán)組件的靜平衡度直接決定產(chǎn)品性能的穩(wěn)定。充分利用壓力傳感器的優(yōu)勢，通過HX711進(jìn)行模數(shù)轉(zhuǎn)換、數(shù)據(jù)采集，將采集的結(jié)果顯示在液晶顯示屏上，并對數(shù)據(jù)分析處理，設(shè)計(jì)了一款自動測量導(dǎo)引頭位置標(biāo)定系統(tǒng)內(nèi)框架靜平衡的裝置。該裝置通過內(nèi)嵌的4個(gè)壓力傳感器，實(shí)現(xiàn)產(chǎn)品內(nèi)框架在平衡刀架上放置時(shí)，若產(chǎn)品不平衡，由于重力的作用，內(nèi)框架某一端會壓在平衡裝置上，通過顯示壓力值的大小，利用最小二乘法擬合，實(shí)現(xiàn)壓力值與產(chǎn)品增減墊片厚度值的關(guān)系式，并驗(yàn)證關(guān)系式的一般性，實(shí)現(xiàn)一次計(jì)算即可實(shí)現(xiàn)某導(dǎo)引頭位置標(biāo)定系統(tǒng)內(nèi)框架靜平衡的準(zhǔn)確調(diào)試。

發(fā)表于：2023/2/28 14:44:00

基于OCP的輕量級多主從跨時(shí)鐘域片上總線設(shè)計(jì)[其他][其他]

開放芯核協(xié)議（Open Core Protocol，OCP）總線可被應(yīng)用于將IP核功能與接口解耦，實(shí)現(xiàn)IP核的即插即用。針對OCP連接到異步時(shí)鐘域時(shí)的同步問題，改進(jìn)設(shè)計(jì)了輕量化的同步接口，在同步化控制信息的同時(shí)降低了跨時(shí)鐘域緩存數(shù)據(jù)導(dǎo)致的硬件消耗。為解決點(diǎn)到點(diǎn)的OCP總線的擴(kuò)展性不足的缺陷，將設(shè)計(jì)的跨時(shí)鐘域OCP總線部署于共享總線互聯(lián)的高級高性能總線（AMBA High-performance Bus，AHB），實(shí)現(xiàn)了多主從多時(shí)鐘域傳輸。仿真和驗(yàn)證表明，設(shè)計(jì)的改進(jìn)跨時(shí)鐘域OCP-AHB總線可以正確傳輸數(shù)據(jù)，可用于其他工作的快速部署。

發(fā)表于：2023/2/28 13:42:00

基于RISC-V的AES密碼加速引擎設(shè)計(jì)與驗(yàn)證[可編程邏輯][信息安全]

隨著物聯(lián)網(wǎng)技術(shù)的快速發(fā)展和物聯(lián)網(wǎng)設(shè)備的廣泛部署，信息安全問題日益凸顯。密碼是保障信息安全的關(guān)鍵核心技術(shù)，但傳統(tǒng)的密碼算法適配方案存在性能和靈活性難以兼顧的問題，提出了一種密碼指令擴(kuò)展方案在兩者之間取得了很好的平衡。首先分析了AES算法的運(yùn)算環(huán)節(jié)，結(jié)合蜂鳥E203處理器架構(gòu)，提出了密碼指令擴(kuò)展和加速引擎設(shè)計(jì)方案；接著進(jìn)行了軟硬件實(shí)現(xiàn)，構(gòu)建了RTL級仿真環(huán)境和FPGA板級驗(yàn)證環(huán)境；最后進(jìn)行了實(shí)驗(yàn)驗(yàn)證和對比分析。實(shí)驗(yàn)結(jié)果表明，提出的方案在只增加接近2%的硬件資源的情況下可以取得約700%的加速比，具有較高的能效，可適用于在物聯(lián)網(wǎng)等資源受限的場合。

發(fā)表于：2023/2/28 13:37:00

基于芯片封裝的微系統(tǒng)模塊PDN設(shè)計(jì)優(yōu)化[電源技術(shù)][智能電網(wǎng)]

隨著IC芯片的供電電源趨向低電壓以及大電流，基于2.5D硅通孔技術(shù)（Through-Silicon-Via，TSV）、倒扣焊、高溫共燒陶瓷（High Temperature Co-fired Ceramics，HTCC）、3D堆疊等的微系統(tǒng)模塊的電源分配系統(tǒng)（Power Delivery Network，PDN）的設(shè)計(jì)越來越重要。芯片電流經(jīng)過PDN互連產(chǎn)生輸出噪聲，這些互連必須提供一個(gè)較優(yōu)低阻抗的信號返回路徑，保持芯片焊盤間恒定的供電電壓且維持在一個(gè)很小的容差范圍內(nèi)，通常在5%以內(nèi)?；谛酒庋b系統(tǒng)（Chip Package System， CPS），結(jié)合TSV硅基板、HTCC管殼、PCB三級協(xié)同對微系統(tǒng)模塊PDN提出設(shè)計(jì)及優(yōu)化方法，從直流設(shè)計(jì)、交流阻抗設(shè)計(jì)分別進(jìn)行闡述，并運(yùn)用芯片電源模型（Chip Power Model， CPM），結(jié)合時(shí)域分析實(shí)現(xiàn)了電源紋波PDN低阻抗設(shè)計(jì)。

發(fā)表于：2023/2/28 13:31:00

幅度校準(zhǔn)功能的低附加相移數(shù)控衰減器[其他][其他]

提出了一種可用于Ka 波段相控陣系統(tǒng)的高精度低附加相移五位數(shù)控衰減器（Digital Controlled Attenuator，DCA）。該DCA采用了嵌入式開關(guān)的T型、簡化T型和Π型三種衰減結(jié)構(gòu)設(shè)計(jì)基本衰減單元，實(shí)現(xiàn)了15.5 dB的衰減動態(tài)范圍和0.5 dB的最小衰減步進(jìn)。幅度校準(zhǔn)技術(shù)被用于信號通路中，可有效降低由工藝波動引起的衰減幅度誤差增大問題，增強(qiáng)了電路設(shè)計(jì)的魯棒性。同時(shí)，在T型和Π型衰減結(jié)構(gòu)中采用電容補(bǔ)償技術(shù)提高其高頻衰減性能，實(shí)現(xiàn)低附加相移?；?5 nm CMOS工藝，對所提出的DCA進(jìn)行了優(yōu)化仿真、流片與測試驗(yàn)證。芯片核心尺寸為500 µm×150 µm。測試結(jié)果表明：在25～35 GHz頻帶范圍內(nèi)，參考態(tài)插入損耗為6.54～8.6 dB，32衰減態(tài)對應(yīng)的輸入/輸出回波損耗優(yōu)于-15 dB，幅度誤差RMS和相位誤差RMS分別為0.12～0.26 dB和1.02°～2.07°。

發(fā)表于：2023/2/28 13:23:00

多態(tài)性PCIE橋擴(kuò)展芯片的設(shè)計(jì)和硅后驗(yàn)證[模擬設(shè)計(jì)][其他]

作為主流的總線協(xié)議，PCIE（Peripheral Component Interconnect Express）總線的應(yīng)用場景越來越豐富，連接的外圍設(shè)備也越來越多。而無論桌面還是嵌入式的通用處理器上，PCIE控制器數(shù)量有限，同時(shí)很多PCIE橋芯片的功能也很局限。為此設(shè)計(jì)出一款具備多態(tài)性的PCIE擴(kuò)展橋芯片來擴(kuò)展處理器PCIE處理能力。該芯片的多通路、高通量、多態(tài)性的屬性有效彌補(bǔ)了傳統(tǒng)處理器PCIE能力不足的缺點(diǎn)。方案通過硅后驗(yàn)證方法，確定了芯片的可行性和穩(wěn)定性，方案也為后續(xù)具備更多通路和屬性的PCIE擴(kuò)展芯片提供了設(shè)計(jì)思路。

發(fā)表于：2023/2/28 11:53:00

機(jī)器人與LoRa的普鐵接觸網(wǎng)狀態(tài)監(jiān)測系統(tǒng)設(shè)計(jì)[人工智能][通信網(wǎng)絡(luò)]

為提升普鐵接觸網(wǎng)檢修作業(yè)時(shí)的安全性以及傳輸信息的抗干擾性，設(shè)計(jì)了一套基于人工智能機(jī)器人技術(shù)加LoRa通信技術(shù)的普鐵接觸網(wǎng)狀態(tài)監(jiān)測系統(tǒng)。該系統(tǒng)主要由在作業(yè)現(xiàn)場內(nèi)具有驗(yàn)電、掛接地線與回流線功能的機(jī)器人作為數(shù)據(jù)采集裝置和作業(yè)現(xiàn)場外對狀態(tài)信息的傳遞、處理以及在終端實(shí)現(xiàn)可視化監(jiān)測的模式構(gòu)成。經(jīng)過監(jiān)測模擬測試，機(jī)器人數(shù)據(jù)采集抗干擾結(jié)果符合預(yù)期，同時(shí)LoRa網(wǎng)關(guān)與云服務(wù)器數(shù)據(jù)傳輸正常，PC端可實(shí)現(xiàn)監(jiān)測狀態(tài)信息可視化查看。

發(fā)表于：2023/2/28 11:44:00