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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領域向實現(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應對軟件孤島、互聯(lián)網時代前的老舊設備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應用高性能軟硬件的解決方案。

AES算法的可配置硬件結構設計與實現(xiàn)

在分析AES算法的基礎上，介紹了該算法各模塊的設計實現(xiàn)方法，并將加解密運算結構設計為1個統(tǒng)一的結構。通過對密鑰生成算法的分析，將3種密鑰長度的密鑰生成算法進行了可配置設計，使該設計能夠實現(xiàn)加解密功能。該設計通過了FPGA仿真驗證，與傳統(tǒng)設計方案相比大大減小了硬件資源的消耗。

發(fā)表于：3/18/2010

基于FPGA的PCI總線接口硬件調試策略

Signal TapⅡ邏輯分析器集成到QuartusⅡ設計軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)(SOPC)設計中的實時信號狀態(tài)，這樣，開發(fā)者就可以在整個設計過程中以系統(tǒng)級速度觀察硬件和軟件的交互。Signal TapⅡ可支持多達1024個通道，采樣深度高達128KB，每個分析器均有1O級觸發(fā)輸入／輸出，從而增加了采樣的精度。

發(fā)表于：3/18/2010

基于CPLD器件在時間統(tǒng)一系統(tǒng)中的應用

隨著電子技術的發(fā)展，對遙測信號的幀結構的可編程度、集成度的要求越來越高，用于時間統(tǒng)一系統(tǒng)的B碼源的設計也趨于高度集成化。為了適應現(xiàn)代靶場試驗任務的要求，我們采用Altera的CPLD器件，將用于產生B碼的各種門電路集成在一個芯片，通過高度集成的系統(tǒng)可以用于產生標準的串行時間碼向測量設備發(fā)送，測量設備對接收到的B碼進行解調能產生出系統(tǒng)所需的絕對時間和各種控制信號。此B碼產生系統(tǒng)可作為基地設備檢測調試用，也可作實踐教學設備。

發(fā)表于：3/17/2010

JPEG2000 MQ編碼器的設計與實現(xiàn)

提出了一種JPEG2000 MQ編碼器的硬件設計方案。通過狀態(tài)更新超前預測、前導零檢測、重歸一化超前預測等方法以及字節(jié)輸出的改進處理，使MQ編碼器的工作速率可達1CxD/cycle。同時對各流水段中的路徑進行優(yōu)化改進，提高了系統(tǒng)的最高時鐘頻率。采用Verilog語言進行RTL級描述，并在Altera的FPGA上進行了仿真驗證。結果表明，在Altera的EP2S60F67214上，該MQ編碼器的最高工作時鐘頻率可達65.19 MHz。

發(fā)表于：3/17/2010

基于FPGA的永磁同步電機控制器設計

提出一種基于FPGA的永磁同步電機控制器的設計方案，該設計可應用于具有高動態(tài)性能要求的永磁同步電機伺服控制系統(tǒng)。為提高伺服控制系統(tǒng)的實時性，簡化電路及節(jié)省成本，該系統(tǒng)設計采用Ahera公司生產的CycloneIII EP3C25Q240C8型FPGA器件實現(xiàn)電機控制器。嵌入NiosⅡCPU軟核配合片內硬件乘法器及可編程邏輯門陣列，實現(xiàn)軟硬件協(xié)同工作。通過QuartusⅡ軟件自帶的SignalTaplI嵌入式邏輯分析儀進行板上調試驗證，得到帶有死區(qū)輸出的PWM波形。該PWM波形可用于電機驅動。

發(fā)表于：3/17/2010

航空電子系統(tǒng)設計中FPGA技術的應用

現(xiàn)代FPGA的強大功能使其成為MIL-STD -1553設計的理想選擇，這就是Condor Engineering推出FlightCORE的原因。FlightCORE是一種允許設計人員在各種Altera和Xilinx的FPGA中輕松實現(xiàn)無版權的實例化設計的MIL-STD-1553 IP。

發(fā)表于：3/16/2010

基于Verilog計算精度可調的整數(shù)除法器的設計

目前，實現(xiàn)除法器的方法有硬件實現(xiàn)和軟件實現(xiàn)兩種方法。硬件實現(xiàn)的方法主要是以硬件的消耗為代價，從而有實現(xiàn)速度快的特點。用硬件的方法來實現(xiàn)除法器的研究很多，如利用微處理器實現(xiàn)快速乘除法運算，F(xiàn)PGA實現(xiàn)二進制除法運算，模擬除法器等；而通過軟件實現(xiàn)的除法器算法，可以大大提高器件的工作頻率和設計的靈活性，可以從總體上提高設計性能，而設計高效實用的算法是除法器的關鍵，故除法器的算法研究成為現(xiàn)今熱點。

發(fā)表于：3/16/2010

基于CPLD的曼徹斯特編碼技術

研究了曼徹斯特編解碼方法，采用VHDL語言在CPLD上實現(xiàn)了編解碼，使系統(tǒng)的功能高度集成，提高了系統(tǒng)的靈活性與兼容性。通過MAX+PLUS II仿真了2 MB/s速率下的編解碼，結果和理論分析一致，驗證了編解碼電路設計的有效性和可行性。

發(fā)表于：3/15/2010

基于速大容量存儲系統(tǒng)設計

設計中相機輸出LVDS串行數(shù)據(jù)通過接收電平轉換和串并轉換后得到10路×8 bit的并行數(shù)據(jù)流，其數(shù)據(jù)流速率最大為66 MHz。之后根據(jù)相機MC1311的性能指標可計算出Camera Link高速接口與數(shù)據(jù)存儲系統(tǒng)的存儲容量要求與存儲速度要求，即：單幀數(shù)據(jù)量為1280×1024×8 bit；每秒最大數(shù)據(jù)量為500×1280×1024×8 bit；Camera Link高速接口單路數(shù)據(jù)速率為65.536 MByte，如果需要連續(xù)存儲60秒的視頻數(shù)據(jù)，則需要40 G Byte存儲器容量。100 GByte的存儲容量最多大約可存儲2.5分鐘視頻數(shù)據(jù)。

發(fā)表于：3/12/2010

基于FPGA的一種新型8通道數(shù)據(jù)采集系統(tǒng)

以FPGA為核心控制模塊，搭載MAX1300為數(shù)據(jù)采集模塊，完成8通道、16位精度數(shù)據(jù)采集系統(tǒng)。采集數(shù)據(jù)在FPGA內部儲存，DSP在適當時刻對其進行讀取以完成伺服控制工作。針對以往數(shù)據(jù)采集系統(tǒng)的局限，F(xiàn)PGA內部對所采集數(shù)據(jù)進行預處理，減輕了CPU數(shù)據(jù)處理強度和負擔。詳細介紹了各芯片硬件電路設計，給出FPGA內部各功能模塊邏輯圖。

發(fā)表于：3/11/2010