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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應用高性能軟硬件的解決方案。

全球半導體產(chǎn)業(yè)復蘇中國芯片制造活力重現(xiàn)

一直以來半導體產(chǎn)業(yè)遵循著自身的周期規(guī)律發(fā)展，然而一場突如其來的國際金融危機讓產(chǎn)業(yè)界感到措手不及。不過產(chǎn)業(yè)自身的消化力也顯然遠遠超出我們的預期，自2009年第二季度以后就可以比較明朗地看到產(chǎn)業(yè)回暖的趨勢。

發(fā)表于：3/22/2010

Altera新Cyclone IV FPGA搶占ASSP市場

一個新產(chǎn)品的推出，必定是有相應的市場需求。例如在無線通信和智能手機領(lǐng)域, 隨著3G業(yè)務的不斷增長，高清晰度圖像和視頻等需要更寬的帶寬支持，也要求成本更低，這就要求設(shè)備供應商在已有的產(chǎn)品上，一方面提供更高的帶寬，另一方面設(shè)備的成本也需要不斷的降低。Altera公司為了滿足不斷變化的市場需求，推出了Cyclone IV FPGA系列，該系列延續(xù)Altera收發(fā)器技術(shù)領(lǐng)先優(yōu)勢，增加了對主流串行協(xié)議的支持，不但實現(xiàn)了低成本和低功耗，而且還提供豐富的邏輯、存儲器和 DSP功能。

發(fā)表于：3/22/2010

基于CPLD／FPGA的VHDL語言電路優(yōu)化設(shè)計

優(yōu)化設(shè)計是可編成邏輯設(shè)計的精華所在，如何節(jié)省所占用的面積、如何提高設(shè)計的性能是可編成邏輯設(shè)計的核心，這兩點往往也成為一個設(shè)計甚至項目成敗的關(guān)鍵因素。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計過程中，并基于Altera公司的EPM7192 CPLD芯片的編程經(jīng)歷來論述VHDL電路的優(yōu)化方法。

發(fā)表于：3/22/2010

基于DSP+FPGA的實時視頻采集系統(tǒng)設(shè)計

本系統(tǒng)的設(shè)計思路是通過模擬的視頻攝像頭來獲取視頻信號，然后采用模數(shù)轉(zhuǎn)換芯片SAA71 11A將模擬的PAL制式視頻信號轉(zhuǎn)換為YUV4：2：2的數(shù)字視頻信號。設(shè)計使用FPGA芯片EP1C6Q240C8作為協(xié)處理器，來完成視頻信號的緩存和視頻幀的合成，通過雙RAM的乒乓結(jié)構(gòu)來實現(xiàn)視頻幀的完整性，并在完成視頻數(shù)據(jù)的預處理后，將視頻數(shù)據(jù)傳入到DSP中，完成特定的視頻處理算法(如壓縮等)，最后對處理完的視頻數(shù)據(jù)進行傳輸和存儲。同時，主處理器DSP還負責對視頻采集芯片進行初始化配置。其系統(tǒng)硬件結(jié)構(gòu)如圖2所示。

發(fā)表于：3/19/2010

賽靈思針對工業(yè)影像應用降低高性能視頻處理成本與功耗

全球可編程邏輯解決方案領(lǐng)導廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）在德國紐倫堡召開的 2010 年全球嵌入式展覽會（Embedded World 2010）上推出賽靈思 Spartan®-6 FPGA 工業(yè)影像目標設(shè)計平臺，為低成本、低功耗的工業(yè)影像系統(tǒng)加速高性能視頻處理應用開發(fā)。工業(yè)設(shè)備 OEM 廠商現(xiàn)在就可快速構(gòu)建并評估具有高清影像分辨率、專用影像傳感器接口，以及智能視頻和高級影像處理算法的可再編程影像解決方案。

發(fā)表于：3/19/2010

Altera榮膺邁瑞公司“優(yōu)秀供應商獎”

Altera公司(NASDAQ: ALTR)今天宣布，公司榮獲深圳邁瑞生物醫(yī)療電子股份有限公司 (NYSE: MR) 2009年度“優(yōu)秀供應商獎”，這是過去四年中Altera第三次獲得這一獎項，這是對Altera為邁瑞持續(xù)優(yōu)異地提供業(yè)界一流的技術(shù)、服務和支持的認可。

發(fā)表于：3/19/2010

基于FPGA的可加密USB存儲設(shè)備設(shè)計

基于FPGA的可加密USB存儲設(shè)備的設(shè)計過程，介紹了FPGA芯片EP1C3T100、USB接口芯片AU6983等各個模塊的功能及硬件電路設(shè)計。對AES加密算法作了詳細說明，并對硬件FPGA實現(xiàn)進行了設(shè)計和優(yōu)化。該設(shè)備由FPGA芯片通過硬件來完成數(shù)據(jù)加密過程，由高速傳輸總線進行數(shù)據(jù)傳輸。具有實時性好、安全性高等優(yōu)點。

發(fā)表于：3/19/2010

賽靈思針對工業(yè)自動化簡化實時以太網(wǎng)網(wǎng)絡開發(fā)

北京 —— 全球可編程邏輯解決方案領(lǐng)導廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）日前在德國紐倫堡召開的 2010 年全球嵌入式展覽會（Embedded World 2010）上推出業(yè)界首款專門針對工業(yè)自動化系統(tǒng)設(shè)計優(yōu)化的特定市場目標設(shè)計平臺。該平臺基于賽靈思低成本、低功耗 Spartan®-6 現(xiàn)場可編程門陣列 (FPGA)，可加速實時以太網(wǎng)網(wǎng)絡的開發(fā)，讓讓工業(yè)企業(yè)到工廠車間也能擁有高速連接和高可靠通信。

發(fā)表于：3/19/2010

二維FIR濾波器的FPGA實現(xiàn)

對二維信號實時處理涉及大量的復數(shù)運算且對運算速度要求很高，因此二維有限長單位脈沖響應濾波器(2D—FIR)的結(jié)構(gòu)比一維濾波器要復雜得多。通過對二維濾波器重要運算單元復數(shù)乘法的分析、優(yōu)化減小了其所需實數(shù)乘法器的個數(shù)。采用Quartus II軟件綜合可以得到算法優(yōu)化后的二維濾波器占用邏輯資源減少了16％，工作速度提高了13％。

發(fā)表于：3/19/2010

基于FPGA實現(xiàn)DSP與RapidIO網(wǎng)絡互聯(lián)

在密集型實時信號處理應用中，DSP 由于其本身結(jié)構(gòu)特點具有不可替代的位置。但是遺憾的是目前很多DSP不具有RapidIO 接口，而且也沒有ASIC 能夠為這些DSP提供RapidIO接口。為了在RapidIO 網(wǎng)絡中充分利用DSP 數(shù)據(jù)處理的優(yōu)勢，我們采用FPGA 做一個轉(zhuǎn)接橋邏輯，將DSP 的總線連接到一個RapidIO 的IP 核，從而實現(xiàn)DSP 和RapidIO 網(wǎng)絡的互聯(lián)。

發(fā)表于：3/19/2010