www.91,亚洲不卡AV不卡一区二区,91精品国产

頭條

AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

Altera發(fā)布業(yè)界第一個(gè)面向FPGA的OpenCL計(jì)劃

Altera公司(NASDAQ: ALTR)今天發(fā)布FPGA和SoC FPGA的開放計(jì)算語言(OpenCL?)標(biāo)準(zhǔn)開發(fā)計(jì)劃。OpenCL標(biāo)準(zhǔn)是基于C語言的開放標(biāo)準(zhǔn)，適用于并行編程。Altera的OpenCL計(jì)劃結(jié)合了FPGA的并行能力以及OpenCL標(biāo)準(zhǔn)，實(shí)現(xiàn)強(qiáng)大的系統(tǒng)加速功能。與使用Verilog或者VHDL等底層硬件描述語言(HDL)的傳統(tǒng)FPGA開發(fā)方法相比，這一混合系統(tǒng)(CPU + FPGA，使用OpenCL標(biāo)準(zhǔn))還具有明顯的產(chǎn)品及時(shí)面市優(yōu)勢(shì)。通過其OpenCL計(jì)劃，Altera與多名用戶合作，擴(kuò)展了大學(xué)計(jì)劃，支持在學(xué)術(shù)界面向FPGA開發(fā)的OpenCL標(biāo)準(zhǔn)，根據(jù)用戶反饋，主動(dòng)促進(jìn)OpenCL標(biāo)準(zhǔn)的發(fā)展。用戶早期評(píng)估結(jié)果表明，與多核CPU解決方案相比，性能提高了35倍，與HDL開發(fā)的FPGA解決方案相比，開發(fā)時(shí)間縮短了50%。

發(fā)表于：11/16/2011

基于STWD100xP WTD嵌入式系統(tǒng)抗EMC技術(shù)

基于STWD100xPWTD嵌入式系統(tǒng)抗EMC技術(shù),摘要：隨著嵌入式技術(shù)的發(fā)展，嵌入式系統(tǒng)對(duì)系統(tǒng)穩(wěn)定性、可靠性、抗干擾性等要求逐漸增高。在此詳細(xì)分析嵌入式系統(tǒng)EMC產(chǎn)生的原因和途徑，在不增加CPU額外開銷情況下，采用了意法半導(dǎo)體公司硬件看門狗集成電路STWD100，

發(fā)表于：11/15/2011

基于EDA層次化設(shè)計(jì)方法的出租車計(jì)費(fèi)器設(shè)計(jì)

：出租車計(jì)費(fèi)器一般采用以單片機(jī)為核心的設(shè)計(jì)方法，設(shè)計(jì)不夠靈活方便。為此，在此介紹了采用EDA技術(shù)的層次化設(shè)計(jì)方法設(shè)計(jì)出租車計(jì)費(fèi)器的方法。即用VHDL編寫各個(gè)功能模塊，實(shí)現(xiàn)低層設(shè)計(jì)；用原理圖輸入方式描述各模塊間的關(guān)系，實(shí)現(xiàn)頂層設(shè)計(jì)。采用FPGA可編程邏輯器件為系統(tǒng)控制單元，無需添加外圍電路，更新功能僅需修改軟件。實(shí)驗(yàn)表明，該設(shè)計(jì)方法簡(jiǎn)單快捷，所設(shè)計(jì)的系統(tǒng)性能可靠。應(yīng)用該方法設(shè)計(jì)的數(shù)字電子系統(tǒng)具有很強(qiáng)的靈活性。

發(fā)表于：11/15/2011

基于FPGA的卷積碼編譯碼器

摘要：基于卷積碼的編譯碼原理，使用VHDL語言和FPGA芯片設(shè)計(jì)并實(shí)現(xiàn)了(2，1，3)卷積碼編譯碼器。其中譯碼器設(shè)計(jì)采用“截尾”的Vite-rbi譯碼算法，在支路量度計(jì)算、路徑量度和譯碼路徑的更新與存儲(chǔ)以及判決與

發(fā)表于：11/15/2011

運(yùn)用單片機(jī)的進(jìn)行EMC測(cè)試及故障排除

所謂EMC就是：設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作，且不對(duì)該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。EMC測(cè)試包括兩大方面內(nèi)容：對(duì)其向外界發(fā)送的電磁騷擾強(qiáng)度進(jìn)行測(cè)試，以便確認(rèn)是否符合有關(guān)標(biāo)準(zhǔn)規(guī)定的限制值要求；對(duì)其在規(guī)定電磁騷擾強(qiáng)度的電磁環(huán)境條件下進(jìn)行敏感度測(cè)試，以便確認(rèn)是否符合有關(guān)標(biāo)準(zhǔn)規(guī)定的抗擾度要求。

發(fā)表于：11/15/2011

中興通訊 IP 傳輸網(wǎng)絡(luò)平臺(tái)采用 Virtex-6 FPGA實(shí)現(xiàn) 100G 以太網(wǎng)業(yè)務(wù)的部署

中興通訊認(rèn)為 FPGA 的出色性能、低功耗和高靈活性，在加速產(chǎn)品上市，提高運(yùn)營(yíng)商、企業(yè)和數(shù)據(jù)中心網(wǎng)絡(luò)解決方案的競(jìng)爭(zhēng)優(yōu)勢(shì)方面，起著關(guān)鍵作用

發(fā)表于：11/14/2011

基于SOPC的醫(yī)用呼吸機(jī)主控系統(tǒng)設(shè)計(jì)

本文利用SOPC技術(shù)設(shè)計(jì)了持續(xù)氣道正壓通氣呼吸機(jī)的主控系統(tǒng)，使用了Altera公司的NiosII軟核處理器以及一些通用的IP核，筆者基于Avalon總線規(guī)范定制了組件，將控制邏輯全部集成至單片F(xiàn)PGA內(nèi)。

發(fā)表于：11/14/2011

基于FPGA的可鍵盤控制計(jì)數(shù)電路的設(shè)計(jì)與實(shí)現(xiàn)

介紹一種基于FPGA(FieldProgrammableGateArray)現(xiàn)場(chǎng)可編程門陣列的可鍵盤控制的計(jì)數(shù)，顯示電路的實(shí)現(xiàn)方法。應(yīng)用VHDL語言(高速集成電路硬件描述語言)完成了3x4矩陣開關(guān)的掃描電路，可預(yù)置數(shù)的BCD碼計(jì)數(shù)電路及

發(fā)表于：11/14/2011

基于FPGA與ARM的遙測(cè)數(shù)據(jù)網(wǎng)絡(luò)化采集

采用FPGA進(jìn)行遙測(cè)數(shù)據(jù)的幀同步與IRIG—B時(shí)碼解調(diào)，將接收到的遙測(cè)數(shù)據(jù)添加時(shí)碼后發(fā)送給ARM處理器中的Linux系統(tǒng)，并編寫Linux 2．6下的FPGA驅(qū)動(dòng)程序，實(shí)現(xiàn)FPGA數(shù)據(jù)的讀取，然后通過網(wǎng)卡以TCP／IP格式發(fā)給主機(jī)，主機(jī)實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)與顯示。

發(fā)表于：11/14/2011

基于FPGA的像素探測(cè)器數(shù)據(jù)緩存設(shè)計(jì)

針對(duì)粒子對(duì)撞機(jī)像素探測(cè)器的數(shù)據(jù)緩存，提出了基于FPGA的解決方法。通過時(shí)序轉(zhuǎn)換匹配模塊，可以使用定制FIFO核實(shí)現(xiàn)對(duì)探測(cè)器模型的數(shù)據(jù)進(jìn)行緩存。經(jīng)過FPGA驗(yàn)證，在功能上達(dá)到了像素探測(cè)器模型的要求，對(duì)于粒子對(duì)撞機(jī)像素探測(cè)器的低成本工程驗(yàn)證具有顯著的參考價(jià)值。

發(fā)表于：11/11/2011