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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

賽靈思推出關(guān)鍵互聯(lián)IP打造新一代 LTE 和LTE-A 無線網(wǎng)絡(luò)基礎(chǔ)架構(gòu)

全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布推出三款對構(gòu)建低成本高靈活性可編程 3G+/4G 無線基站至關(guān)重要的關(guān)鍵互聯(lián)功能 IP ——賽靈思Serial RapidIO Gen 2 v1.2 終端LogiCORE? IP、JESD204 v1.1 LogiCORE IP以及CPRI v4.1 LogiCORE IP，所有這三款產(chǎn)品均支持各類互聯(lián)標準，可幫助開發(fā)人員在構(gòu)建具有更高系統(tǒng)容量的新型無線網(wǎng)絡(luò)設(shè)備時，克服各種設(shè)計挑戰(zhàn)。

發(fā)表于：11/21/2011

基于FPGA實現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)的設(shè)計

目前,在PCM／FM遙測體系中模擬信號采集普遍采用8位量化,全部模擬信號均歸一化到O～5V范圍內(nèi),隨著需要采集的模擬信號的類型多樣化,勢必增加信號調(diào)理電路的多樣性,不利于系統(tǒng)的簡化和模塊化。在量化位數(shù)一定的系統(tǒng)中,被衰減處理的信號中實際量化誤差等于N倍(N是信號被衰減的倍數(shù))的最小量化誤差,因此合理的信號調(diào)理電路和A／D取值是保證量化精度的關(guān)鍵。本文提供的方式有效地解決了這個問題,既簡化了前端信號調(diào)理電路的復(fù)雜度,又充分利用了A／D轉(zhuǎn)換器的輸入電壓動態(tài)范圍和量化位數(shù)優(yōu)勢,實現(xiàn)了對多路模擬信號的自適應(yīng)采集,對其他信號采集系統(tǒng)也具有一定的借鑒意義。

發(fā)表于：11/18/2011

基于μC/OS-II+NiosII的電力諧波分析儀的研究

在傳統(tǒng)的電力系統(tǒng)諧波分析中，多采用單任務(wù)無順序機制，此機制使系統(tǒng)的安全性質(zhì)量得不到完全保證，常常出現(xiàn)安全性差的問題。針對此問題，引入具有強實時性和搶占式多任務(wù)的嵌入式操作系統(tǒng)μC/OS-II作為操作平臺、采用快速傅里葉變換(FFT)的諧波檢測方法、通過μC/OS-II在NiosII上的移植可以使得系統(tǒng)的穩(wěn)定性和實時性有很大的改善，從而使得諧波測量更加精確。

發(fā)表于：11/17/2011

賽靈思聯(lián)盟計劃推出高等設(shè)計服務(wù)成員計劃幫助客戶加速提升設(shè)計生產(chǎn)力

全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布，賽靈思聯(lián)盟計劃 (Xilinx Alliance Program)推出高等設(shè)計服務(wù)成員計劃，作為其設(shè)計服務(wù)成員計劃的一個重要擴展，幫助 FPGA 客戶加速新產(chǎn)品的開發(fā)，并使其更輕松找到滿足其設(shè)計與開發(fā)需求的最佳合作伙伴。　　

發(fā)表于：11/17/2011

Altera發(fā)布業(yè)界第一個面向FPGA的OpenCL計劃

Altera公司(NASDAQ: ALTR)今天發(fā)布FPGA和SoC FPGA的開放計算語言(OpenCL?)標準開發(fā)計劃。OpenCL標準是基于C語言的開放標準，適用于并行編程。Altera的OpenCL計劃結(jié)合了FPGA的并行能力以及OpenCL標準，實現(xiàn)強大的系統(tǒng)加速功能。與使用Verilog或者VHDL等底層硬件描述語言(HDL)的傳統(tǒng)FPGA開發(fā)方法相比，這一混合系統(tǒng)(CPU + FPGA，使用OpenCL標準)還具有明顯的產(chǎn)品及時面市優(yōu)勢。通過其OpenCL計劃，Altera與多名用戶合作，擴展了大學(xué)計劃，支持在學(xué)術(shù)界面向FPGA開發(fā)的OpenCL標準，根據(jù)用戶反饋，主動促進OpenCL標準的發(fā)展。用戶早期評估結(jié)果表明，與多核CPU解決方案相比，性能提高了35倍，與HDL開發(fā)的FPGA解決方案相比，開發(fā)時間縮短了50%。

發(fā)表于：11/16/2011

基于STWD100xP WTD嵌入式系統(tǒng)抗EMC技術(shù)

基于STWD100xPWTD嵌入式系統(tǒng)抗EMC技術(shù),摘要：隨著嵌入式技術(shù)的發(fā)展，嵌入式系統(tǒng)對系統(tǒng)穩(wěn)定性、可靠性、抗干擾性等要求逐漸增高。在此詳細分析嵌入式系統(tǒng)EMC產(chǎn)生的原因和途徑，在不增加CPU額外開銷情況下，采用了意法半導(dǎo)體公司硬件看門狗集成電路STWD100，

發(fā)表于：11/15/2011

基于EDA層次化設(shè)計方法的出租車計費器設(shè)計

：出租車計費器一般采用以單片機為核心的設(shè)計方法，設(shè)計不夠靈活方便。為此，在此介紹了采用EDA技術(shù)的層次化設(shè)計方法設(shè)計出租車計費器的方法。即用VHDL編寫各個功能模塊，實現(xiàn)低層設(shè)計；用原理圖輸入方式描述各模塊間的關(guān)系，實現(xiàn)頂層設(shè)計。采用FPGA可編程邏輯器件為系統(tǒng)控制單元，無需添加外圍電路，更新功能僅需修改軟件。實驗表明，該設(shè)計方法簡單快捷，所設(shè)計的系統(tǒng)性能可靠。應(yīng)用該方法設(shè)計的數(shù)字電子系統(tǒng)具有很強的靈活性。

發(fā)表于：11/15/2011

基于FPGA的卷積碼編譯碼器

摘要：基于卷積碼的編譯碼原理，使用VHDL語言和FPGA芯片設(shè)計并實現(xiàn)了(2，1，3)卷積碼編譯碼器。其中譯碼器設(shè)計采用“截尾”的Vite-rbi譯碼算法，在支路量度計算、路徑量度和譯碼路徑的更新與存儲以及判決與

發(fā)表于：11/15/2011

運用單片機的進行EMC測試及故障排除

所謂EMC就是：設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作，且不對該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。EMC測試包括兩大方面內(nèi)容：對其向外界發(fā)送的電磁騷擾強度進行測試，以便確認是否符合有關(guān)標準規(guī)定的限制值要求；對其在規(guī)定電磁騷擾強度的電磁環(huán)境條件下進行敏感度測試，以便確認是否符合有關(guān)標準規(guī)定的抗擾度要求。

發(fā)表于：11/15/2011

中興通訊 IP 傳輸網(wǎng)絡(luò)平臺采用 Virtex-6 FPGA實現(xiàn) 100G 以太網(wǎng)業(yè)務(wù)的部署

中興通訊認為 FPGA 的出色性能、低功耗和高靈活性，在加速產(chǎn)品上市，提高運營商、企業(yè)和數(shù)據(jù)中心網(wǎng)絡(luò)解決方案的競爭優(yōu)勢方面，起著關(guān)鍵作用

發(fā)表于：11/14/2011