今年6月，萊迪思半導(dǎo)體公司（Lattice）總裁及首席執(zhí)行官Darin Billerbeck先生在一次活動上談到了Lattice的發(fā)展目標(biāo)：堅持低功耗、低成本的產(chǎn)品路線，CPLD市場占有率第一，增強IP和軟件實力，轉(zhuǎn)型為可編程SoC廠商。Lattice朝著自己的目標(biāo)不斷前行，近日，Lattice副總裁兼業(yè)務(wù)部總經(jīng)理Sean Riley與記者分享了Lattice 半年來的成果以及最新產(chǎn)品LatticeECP4 FPGA。
當(dāng)其他兩大FPGA廠商在高端FPGA市場爭奪得熱火朝天之時，Lattice在中低端市場收獲很大，雖然可能用蟹蚌相爭漁人得利來形容不是很恰當(dāng)，但是也有類似之處。Sean介紹到：到今年第三季度，Lattice CPLD的市場份額已經(jīng)躍居全球第一。雖然今年經(jīng)濟環(huán)境不是很好，但是平板電腦等消費電子發(fā)展迅速，恰恰讓Lattice MachXO2 低密度PLD一展所長，被大量應(yīng)用在對功耗和成本敏感的市場。LatticeECP3 中端FPGA和MachXO2成了Lattice的明星產(chǎn)品，家喻戶曉。說到LatticeECP3，Sean自豪地說：“LatticeECP3是我們Lattice在FPGA系列中增長最快的產(chǎn)品，從去年到今年第三季度,其增長率是84%，增長勢頭十分強勁。可以說LatticeECP3是我們一個非常偉大的產(chǎn)品。我們的目標(biāo)就是通過LatticeECP4能夠把這個系列做得更好。”
更低的成本
充分的現(xiàn)金流讓Lattice即便在市場環(huán)境不是很好的情況下也有足夠的實力去研發(fā)新產(chǎn)品。新推出的LatticeECP4 FPGA重新定義了低成本、低功耗的中檔FPGA市場。Sean表示：“采用低成本、高成品率的65 nm工藝是非常理想的選擇。當(dāng)然我們也在關(guān)注28 nm的工藝，我們認為在將來的某個時候，28nm的工藝也會有成本下降的趨勢。目前65 nm還是成本之王，是最經(jīng)濟的?？赡茉?015年的時候，28 nm也可能具備這樣的成本優(yōu)勢，到時候可能就會發(fā)布我們的LatticeECP5了。此外，封裝部分往往容易被人忽略，倒裝（flip chip）晶片就比wire-bond封裝的成本貴2倍。LatticeECP4使用了低成本的wire-bond封裝和高性能flip chip封裝，使客戶能夠選擇以芯片到芯片或者遠距離背板應(yīng)用的方式應(yīng)用LatticeECP4。
在內(nèi)部架構(gòu)上，Lattice的工程師們也是發(fā)揮無限想象力以求降低成本。LatticeECP4具有CDR功能的I/O降低了客戶的實現(xiàn)成本；POWER sysDSP大大減少了乘法器和LUT的數(shù)量，在小的面積中有高帶寬；使用固化的MACO通信引擎減少了10倍的面積。Sean詳細描述了LatticeECP4這些特性。
POWER sysDSP 模塊
Sean說到：“現(xiàn)在越來越多的客戶要求我們提升DSP的性能，但是他們又不愿意承擔(dān)成本和功耗的增加。新推出的LatticeECP4系列具有強大功能的數(shù)字信號處理模塊（POWER sysDSP模塊），18×18乘法器、寬ALU、加法樹，以及用于級聯(lián)的進位鏈塊。獨特的加速邏輯意味著每個LatticeECP4 DSP模塊可等于4個LatticeECP3 DSP模塊，4倍于LatticeECP3器件的信號處理能力。”靈活的18×18乘法器可以分解成9×9或組合成36×36，以便完美的符合客戶的應(yīng)用需求。此外，多達576個乘法器可以級聯(lián)在一起構(gòu)成復(fù)雜的濾波器，這讓LatticeECP4能以更低的成本和功耗實現(xiàn)主流的多天線系統(tǒng)（4×4 MIMO 40 MHz）以及高性能運動檢測與跟蹤。
高品質(zhì)的SERDES和固化的通信引擎
LatticeECP4 FPGA包含多達16個符合CEI標(biāo)準(zhǔn)的6 Gb/s SERDES通道，具有嵌入式物理編碼子層（PCS）模塊。多功能和可配置的SERDES/PCS可以無縫地與固化的通信引擎相集成，經(jīng)濟地構(gòu)建完整的高帶寬子系統(tǒng)。通信引擎比用類似的FPGA實現(xiàn)減少10倍以上的功耗和成本。LatticeECP4通信引擎組合包括針對PCI Express2.1、多個10千兆以太網(wǎng)MAC和三速以太網(wǎng)MAC，以及串行快速I/O（SRIO）2.1的解決方案。SERDES/PCS和通信引擎的結(jié)合是完成基于復(fù)雜串行協(xié)議的設(shè)計的理想選擇，具有較低的成本，功耗和小尺寸的特點，同時加快了產(chǎn)品的上市時間。
具有嵌入式CDR的GIGASysIO
LatticeECP4 FPGA的速度比上一代器件快50％，LatticeECP4具有1.25 Gb/s LVDS I/O以及1 066 Mb/s的低成本、高性能DDR3存儲器接口，擁有時鐘數(shù)據(jù)恢復(fù)模塊，能夠與高性能ADC/DAC接口和實現(xiàn)SGMII/ GbE鏈路。多達40個嵌入式CDR，可以直接連接到EMAC MACO通信引擎。在通用的I/O上執(zhí)行CDR功能為設(shè)計人員大大增加了串行I/O的數(shù)目，當(dāng)需要大量的SERDES通道時，甚至可以使用更小的FPGA，大大降低了實現(xiàn)串行以太網(wǎng)接口邏輯的成本。此外，LatticeECP4 系列還有高達10.6 Mbits的嵌入式存儲器，邏輯密度從30K LUT~250K LUT，使設(shè)計工程師能夠在FPGA中構(gòu)造完整的片上系統(tǒng)。
很多人都想知道Lattice是否會趕潮流，把ARM內(nèi)核嵌入Lattice的FPGA中。Sean回答道：”我們還是依據(jù)自己的路線去發(fā)展，把ARM嵌入FPGA中會增加成本，目前我覺得不是很適合Lattice。我們不像其他兩家公司一樣，想要FPGA取代ASIC和ASSP，反而我們會跟ASIC和ASSP廠商合作（如TI）。我們的產(chǎn)品也會與ARM合作，但是會采用堆疊的方式。”
加強IP核和軟件功耗
Lattice提供IP核、開發(fā)板和設(shè)計軟件設(shè)計，以便快速啟動設(shè)計和快速使產(chǎn)品上市。一系列的IP核將包括CPRI、OBSAI、串行RapidIO、XAUI、SGMII/千兆以太網(wǎng)、PCI Express、串行連接SMPTE、FIR濾波器、FFT、Reed-Solomon編碼器/解碼器、針對DSP功能的CORDIC、CIC、NCO和針對存儲器接口和連接的其他幾個IP核。
Lattice Diamond設(shè)計軟件針對高性能、低成本LatticeECP4的POWER sysDSP作了多個改進，還有針對邏輯分析與SERDES控制的Reveal調(diào)試器。此外，Lattice Diamond使用更加方便，新的系統(tǒng)規(guī)劃工具優(yōu)化了資源的使用，還具有靜態(tài)和動態(tài)的低功耗模式的功耗計算器，基于引腳的同時開關(guān)輸出噪聲計算器和經(jīng)驗證的MAP和PAR FPGA實現(xiàn)算法，有助于確保低成本和低功耗設(shè)計的解決方案。
這些也恰好印證了Darin年中所說的增強IP和軟件實力的目標(biāo)。Lattice Diamond也是獲得了《電子技術(shù)應(yīng)用》頒發(fā)的2011最佳產(chǎn)品獎。
以上這些特點使LatticeECP4 FPGA系列非常適合于大批量的成本和功耗敏感的應(yīng)用，如無線基礎(chǔ)設(shè)施、有線接入設(shè)備、視頻和圖像以及計算應(yīng)用。短短半年時間，Lattice在硬件和軟件等各方面不斷努力，造就出優(yōu)秀的產(chǎn)品，希望它繼續(xù)向目標(biāo)前行，給我們帶來更多驚喜。