今年6月，萊迪思半導體公司（Lattice）總裁及首席執(zhí)行官Darin Billerbeck先生在一次活動上談到了Lattice的發(fā)展目標：堅持低功耗、低成本的產品路線，CPLD市場占有率第一，增強IP和軟件實力，轉型為可編程SoC廠商。Lattice朝著自己的目標不斷前行，近日，Lattice副總裁兼業(yè)務部總經理Sean Riley與記者分享了Lattice 半年來的成果以及最新產品LatticeECP4 FPGA。
當其他兩大FPGA廠商在高端FPGA市場爭奪得熱火朝天之時，Lattice在中低端市場收獲很大，雖然可能用蟹蚌相爭漁人得利來形容不是很恰當，但是也有類似之處。Sean介紹到：到今年第三季度，Lattice CPLD的市場份額已經躍居全球第一。雖然今年經濟環(huán)境不是很好，但是平板電腦等消費電子發(fā)展迅速，恰恰讓Lattice MachXO2 低密度PLD一展所長，被大量應用在對功耗和成本敏感的市場。LatticeECP3 中端FPGA和MachXO2成了Lattice的明星產品，家喻戶曉。說到LatticeECP3，Sean自豪地說：“LatticeECP3是我們Lattice在FPGA系列中增長最快的產品，從去年到今年第三季度,其增長率是84%，增長勢頭十分強勁?？梢哉fLatticeECP3是我們一個非常偉大的產品。我們的目標就是通過LatticeECP4能夠把這個系列做得更好。”
更低的成本
充分的現(xiàn)金流讓Lattice即便在市場環(huán)境不是很好的情況下也有足夠的實力去研發(fā)新產品。新推出的LatticeECP4 FPGA重新定義了低成本、低功耗的中檔FPGA市場。Sean表示：“采用低成本、高成品率的65 nm工藝是非常理想的選擇。當然我們也在關注28 nm的工藝，我們認為在將來的某個時候，28nm的工藝也會有成本下降的趨勢。目前65 nm還是成本之王，是最經濟的。可能在2015年的時候，28 nm也可能具備這樣的成本優(yōu)勢，到時候可能就會發(fā)布我們的LatticeECP5了。此外，封裝部分往往容易被人忽略，倒裝（flip chip）晶片就比wire-bond封裝的成本貴2倍。LatticeECP4使用了低成本的wire-bond封裝和高性能flip chip封裝，使客戶能夠選擇以芯片到芯片或者遠距離背板應用的方式應用LatticeECP4。
在內部架構上，Lattice的工程師們也是發(fā)揮無限想象力以求降低成本。LatticeECP4具有CDR功能的I/O降低了客戶的實現(xiàn)成本；POWER sysDSP大大減少了乘法器和LUT的數(shù)量，在小的面積中有高帶寬；使用固化的MACO通信引擎減少了10倍的面積。Sean詳細描述了LatticeECP4這些特性。
POWER sysDSP 模塊
Sean說到：“現(xiàn)在越來越多的客戶要求我們提升DSP的性能，但是他們又不愿意承擔成本和功耗的增加。新推出的LatticeECP4系列具有強大功能的數(shù)字信號處理模塊（POWER sysDSP模塊），18×18乘法器、寬ALU、加法樹，以及用于級聯(lián)的進位鏈塊。獨特的加速邏輯意味著每個LatticeECP4 DSP模塊可等于4個LatticeECP3 DSP模塊，4倍于LatticeECP3器件的信號處理能力。”靈活的18×18乘法器可以分解成9×9或組合成36×36，以便完美的符合客戶的應用需求。此外，多達576個乘法器可以級聯(lián)在一起構成復雜的濾波器，這讓LatticeECP4能以更低的成本和功耗實現(xiàn)主流的多天線系統(tǒng)（4×4 MIMO 40 MHz）以及高性能運動檢測與跟蹤。
高品質的SERDES和固化的通信引擎
LatticeECP4 FPGA包含多達16個符合CEI標準的6 Gb/s SERDES通道，具有嵌入式物理編碼子層（PCS）模塊。多功能和可配置的SERDES/PCS可以無縫地與固化的通信引擎相集成，經濟地構建完整的高帶寬子系統(tǒng)。通信引擎比用類似的FPGA實現(xiàn)減少10倍以上的功耗和成本。LatticeECP4通信引擎組合包括針對PCI Express2.1、多個10千兆以太網MAC和三速以太網MAC，以及串行快速I/O（SRIO）2.1的解決方案。SERDES/PCS和通信引擎的結合是完成基于復雜串行協(xié)議的設計的理想選擇，具有較低的成本，功耗和小尺寸的特點，同時加快了產品的上市時間。
具有嵌入式CDR的GIGASysIO
LatticeECP4 FPGA的速度比上一代器件快50％，LatticeECP4具有1.25 Gb/s LVDS I/O以及1 066 Mb/s的低成本、高性能DDR3存儲器接口，擁有時鐘數(shù)據恢復模塊，能夠與高性能ADC/DAC接口和實現(xiàn)SGMII/ GbE鏈路。多達40個嵌入式CDR，可以直接連接到EMAC MACO通信引擎。在通用的I/O上執(zhí)行CDR功能為設計人員大大增加了串行I/O的數(shù)目，當需要大量的SERDES通道時，甚至可以使用更小的FPGA，大大降低了實現(xiàn)串行以太網接口邏輯的成本。此外，LatticeECP4 系列還有高達10.6 Mbits的嵌入式存儲器，邏輯密度從30K LUT~250K LUT，使設計工程師能夠在FPGA中構造完整的片上系統(tǒng)。
很多人都想知道Lattice是否會趕潮流，把ARM內核嵌入Lattice的FPGA中。Sean回答道：”我們還是依據自己的路線去發(fā)展，把ARM嵌入FPGA中會增加成本，目前我覺得不是很適合Lattice。我們不像其他兩家公司一樣，想要FPGA取代ASIC和ASSP，反而我們會跟ASIC和ASSP廠商合作（如TI）。我們的產品也會與ARM合作，但是會采用堆疊的方式。”
加強IP核和軟件功耗
Lattice提供IP核、開發(fā)板和設計軟件設計，以便快速啟動設計和快速使產品上市。一系列的IP核將包括CPRI、OBSAI、串行RapidIO、XAUI、SGMII/千兆以太網、PCI Express、串行連接SMPTE、FIR濾波器、FFT、Reed-Solomon編碼器/解碼器、針對DSP功能的CORDIC、CIC、NCO和針對存儲器接口和連接的其他幾個IP核。
Lattice Diamond設計軟件針對高性能、低成本LatticeECP4的POWER sysDSP作了多個改進，還有針對邏輯分析與SERDES控制的Reveal調試器。此外，Lattice Diamond使用更加方便，新的系統(tǒng)規(guī)劃工具優(yōu)化了資源的使用，還具有靜態(tài)和動態(tài)的低功耗模式的功耗計算器，基于引腳的同時開關輸出噪聲計算器和經驗證的MAP和PAR FPGA實現(xiàn)算法，有助于確保低成本和低功耗設計的解決方案。
這些也恰好印證了Darin年中所說的增強IP和軟件實力的目標。Lattice Diamond也是獲得了《電子技術應用》頒發(fā)的2011最佳產品獎。
以上這些特點使LatticeECP4 FPGA系列非常適合于大批量的成本和功耗敏感的應用，如無線基礎設施、有線接入設備、視頻和圖像以及計算應用。短短半年時間，Lattice在硬件和軟件等各方面不斷努力，造就出優(yōu)秀的產品，希望它繼續(xù)向目標前行，給我們帶來更多驚喜。