《電子技術(shù)應(yīng)用》
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互连线延迟对测试时间的影响研究
电子技术应用
林晓会1，陈宇轩1，宋国栋1，陶开强2
1.中国电子科技集团公司第五十八研究所；2.中国人民解放军95937部队
摘要： FPGA器件在量产测试过程中，其内部的互连资源占据了大量测试时间，如何降低测试时间、节约测试成本一直是困扰量产的难题。针对上述问题，以XCKU5P型FPGA为验证代表，通过Vivado对其被测互连线路径进行时序仿真，并基于ATE实际测量得出互连线传输延迟，与仿真结果基本一致。同时，进一步研究了不同测试温度下的互连线延迟，找到了ATE对FPGA互连功能测试过程中合理且稳定的延迟等待时间。经验证，在满足低温功能测试要求设置的最低延迟等待基础上再加100 ns，即可满足三温测试稳定性要求，有效减少了凭借经验设置的非必要冗余等待时间，提高了测试效率、降低了测试成本。
中圖分類(lèi)號(hào)：TN710 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.257193
中文引用格式： 林曉會(huì)，陳宇軒，宋國(guó)棟，等. 互連線延遲對(duì)測(cè)試時(shí)間的影響研究[J]. 電子技術(shù)應(yīng)用，2026，52(4)：49-53.
英文引用格式： Lin Xiaohui，Chen Yuxuan，Song Guodong，et al. Research on the impact of interconnect delay on test time[J]. Application of Electronic Technique，2026，52(4)：49-53.
Research on the impact of interconnect delay on test time
Lin Xiaohui1，Chen Yuxuan1，Song Guodong1，Tao Kaiqiang2
1.China Electronics Technology Group Corporation No.58 Research Institute；2.Unit 95937 of the People’s Liberation Army
Abstract： In the mass production testing of FPGA devices, the internal interconnection resources consume a significant amount of testing time. How to reduce testing time and save testing costs has been a major challenge for mass production. To address this issue, taking the XCKU5P FPGA as a verification example, we used Vivado to perform timing simulation on the tested interconnection paths, and based on the actual measurements from the ATE, we obtained the transmission delay of the interconnection lines, which was consistent with the simulation results. Furthermore, we studied the interconnection line delay under different test temperatures and identified the reasonable and stable delay wait time for ATE testing of FPGA interconnection functions. Through validation, adding 100 ns to the minimum delay wait time required for low-temperature functional testing can meet the stability requirements of three-temperature testing, effectively reducing the unnecessary redundant wait time set based on experience, thus improving testing efficiency and reducing testing costs.
Key words : interconnect line；FPGA；transmission delay；automatic test equipment；test optimization

引言

現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array, FPGA）的可編程特性使其在智能駕駛、航空航天等領(lǐng)域取得廣泛應(yīng)用[1-3]。隨著先進(jìn)工藝的不斷突破，F(xiàn)PGA的高集成度和大規(guī)模使得測(cè)試用例增加、測(cè)試時(shí)間增長(zhǎng)，測(cè)試成本隨之增加[4-5]。FPGA內(nèi)部的互連資源（Interconnection Resourse, IR）主要用于各輸入輸出端口、可編程模塊、IP核等之間的互連，占全部資源的20%至50%，互連資源覆蓋率不僅是FPGA器件測(cè)試的重點(diǎn)、難點(diǎn)，而且在量產(chǎn)測(cè)試中測(cè)試用例最多、測(cè)試用時(shí)最長(zhǎng)[6-7]。

在以往的量產(chǎn)中，為了保證FPGA出廠的高可靠性，一直注重FPGA量產(chǎn)過(guò)程中的測(cè)試覆蓋率提升，通過(guò)不斷增加測(cè)試用例來(lái)實(shí)現(xiàn)互連資源的高覆蓋率，雖然成本增加但保證了供貨的質(zhì)量[8-9]。在互連資源測(cè)試過(guò)程中，被測(cè)的每一條互連線幾乎遍歷了FPGA內(nèi)部的所有開(kāi)關(guān)矩陣，其冗長(zhǎng)的布線路徑是導(dǎo)致互連線功能測(cè)試過(guò)程中高、低電平跳變傳輸延遲的主要因素[10-11]，所以在進(jìn)行測(cè)試時(shí)會(huì)設(shè)置過(guò)量延遲等待時(shí)間以保證功能測(cè)試通過(guò)。盡管這一問(wèn)題為工程師們熟知，但在量產(chǎn)過(guò)程中為了測(cè)試的穩(wěn)定性都會(huì)增加冗余延遲等待。因此，為了進(jìn)一步提高測(cè)試效率、節(jié)約測(cè)試時(shí)間和成本，本文在不犧牲互連測(cè)試覆蓋率的情況下，重點(diǎn)研究互連線延遲對(duì)測(cè)試時(shí)間的影響。


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作者信息：

林曉會(huì)1，陳宇軒1，宋國(guó)棟1，陶開(kāi)強(qiáng)2

（1.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫 214035；

2.中國(guó)人民解放軍95937部隊(duì)，遼寧 阜新 123000）

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