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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應(yīng)對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

各顯神通集成電路創(chuàng)新人才匯聚濱海新區(qū)

我國擁有著全球最大的集成電路市場，同時也對集成電路設(shè)計、應(yīng)用創(chuàng)新高端人才有著極大的需求。在市場需求拉動及國家相關(guān)政策的支持下，我國集成電路產(chǎn)業(yè)呈現(xiàn)出穩(wěn)步發(fā)展的態(tài)勢。日前，第七屆“大學(xué)生集成電路設(shè)計?應(yīng)用創(chuàng)新大賽” 京津冀分賽區(qū)總決賽在天津泰達雙創(chuàng)示范區(qū)舉行。本次大賽是由由工業(yè)和信息化部人才交流中心、北京市教委指導(dǎo)，北京電子學(xué)會、IEEE中國、北方芯云科技聯(lián)合主辦的集成電路人才培養(yǎng)領(lǐng)域全國知名賽事。

發(fā)表于：8/3/2017

第七屆大學(xué)生集成電路設(shè)計?應(yīng)用創(chuàng)新大賽京津冀分賽區(qū)決賽在天津泰達舉行

第七屆大學(xué)生集成電路設(shè)計?應(yīng)用創(chuàng)新大賽是由由工業(yè)和信息部人才交流中心、北京市教委指導(dǎo)，北京電子學(xué)會，IEEE中國，北方芯云科技聯(lián)合主辦的集成電路人才培養(yǎng)領(lǐng)域全國知名賽事。大賽自2011年首次舉辦至今，已經(jīng)成功召開六屆，吸引了國內(nèi)近百所高校，數(shù)千名電子工程專業(yè)的學(xué)子參賽，現(xiàn)已成為集成電路教育領(lǐng)域的年度盛事。大賽旨在建設(shè)教育界與工業(yè)界的交流平臺，開展人才對接，項目合作，業(yè)內(nèi)論壇等服務(wù)活動，合作共贏，推進中國集成電路事業(yè)發(fā)展。

發(fā)表于：8/1/2017

基于FPGA的CMOS相機實時數(shù)據(jù)處理設(shè)計

針對CMOS圖像傳感器輸出的LVDS串行數(shù)據(jù)在傳輸過程中因數(shù)據(jù)無法對齊引起誤碼率升高，圖像分辨率降低問題，提出一種基于現(xiàn)場可編程門陣列FPGA的CMOS相機實時數(shù)據(jù)處理研究方案。采用VHDL硬件語言，對數(shù)據(jù)處理進行模塊化設(shè)計，確保高速數(shù)據(jù)的正確采樣，減少誤碼產(chǎn)生。經(jīng)軟件仿真及實測表明：該方案設(shè)計合理，系統(tǒng)運行穩(wěn)定可靠，解決了高分辨率圖像在高速傳輸中的數(shù)據(jù)校正問題，輸出的圖像輪廓清晰、無斑點。

發(fā)表于：8/1/2017

FPGA設(shè)計需注意的方方面面

不管你是一名邏輯設(shè)計師、硬件工程師或系統(tǒng)工程師，甚或擁有所有這些頭銜，只要你在任何一種高速和多協(xié)議的復(fù)雜系統(tǒng)中使用了FPGA，你就很可能需要努力解決好器件配置、電源管理、IP集成、信號完整性和其他的一些關(guān)鍵設(shè)計問題。不過，你不必獨自面對這些挑戰(zhàn)，因為在當(dāng)前業(yè)內(nèi)領(lǐng)先的FPGA公司里工作的應(yīng)用工程師每天都會面對這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計工作變得更輕松的設(shè)計指導(dǎo)原則和解決方案。

發(fā)表于：7/20/2017

基于FPGA的交通視頻快速去霧系統(tǒng)的設(shè)計與實現(xiàn)

針對霧天交通監(jiān)控視頻圖像退化問題，提出了一種基于FPGA架構(gòu)的霧天交通視頻圖像快速去霧系統(tǒng)。首先將采集到的實時圖像數(shù)據(jù)緩存到SDRAM中，然后在亮度分量基礎(chǔ)上估計傳播圖，最后基于大氣散射模型復(fù)原清晰圖像。該系統(tǒng)利用FPGA并行運算處理能力強、邏輯資源豐富等特性，針對PAL制式640×480彩色圖像，處理速度為60幀/s。實驗結(jié)果表明，該系統(tǒng)在保證輸出視頻質(zhì)量的前提下達到了很好的去霧效果。

發(fā)表于：7/11/2017

FPGA火力支持百度強化機器學(xué)習(xí)布局

中國搜索引擎大廠百度已將人工智能、機器學(xué)習(xí)視為公司未來發(fā)展的主要方向，并對相關(guān)領(lǐng)域進行大量投資。為了強化其公有云服務(wù)支持人工智能算法的能力，該公司在其全新公有云加速服務(wù)器中部署了賽靈思（Xilinx）的FPGA。百度FPGA云端服務(wù)器是百度云推出的一項全新服務(wù)，其采用高效的賽靈思Kintex FPGA、工具和軟件，能滿足發(fā)展及部署于包含機器學(xué)習(xí)和數(shù)據(jù)安全等硬件加速的數(shù)據(jù)中心應(yīng)用需求。

發(fā)表于：7/11/2017

基于FPGA的GPS基帶產(chǎn)生與控制模塊設(shè)計

全球定位系統(tǒng)（GPS）基帶信號可以用于導(dǎo)航定位設(shè)備的研發(fā)、性能測試以及生成式欺騙干擾信號的產(chǎn)生。針對一種基于現(xiàn)場可編程門陣列（FPGA）的GPS基帶信號產(chǎn)生與控制模塊進行研究，主要通過硬件電路設(shè)計和軟件代碼編寫，利用FPGA生成C/A碼、P碼，利用直接數(shù)字式頻率合成器（DDS）產(chǎn)生L1、L2載波等功能，實現(xiàn)了多路可控增益GPS信號同時輸出。測試結(jié)果表明，本設(shè)計輸出增益可調(diào)、輸出頻點可控，可以為射頻模塊提供多路基帶信號及控制信號。

發(fā)表于：7/10/2017

基于FPGA的高速串行數(shù)據(jù)收發(fā)接口設(shè)計

針對傳統(tǒng)ADC/DAC應(yīng)用中采樣數(shù)據(jù)并行傳輸存在線間串?dāng)_大、同步難等問題，設(shè)計了一種基于高速串行協(xié)議——JESD204B的數(shù)據(jù)收發(fā)接口。以Xilinx公司V7系列FPGA為核心控制單元設(shè)計電路，在單通道傳輸速率為6 Gb/s的條件下完成數(shù)據(jù)收發(fā)測試，驗證了傳輸過程中數(shù)據(jù)的同步性、準確性及整體方案的可行性。設(shè)計結(jié)果表明，這種串行傳輸方式不僅解決了并行傳輸所帶來的諸多問題，還降低了制板設(shè)計時PCB布線的復(fù)雜程度、減少了板層數(shù)量、節(jié)約了成本。

發(fā)表于：7/6/2017

基于FPGA的極化碼譯碼研究及實現(xiàn)

在二進制離散無記憶信道中極化碼可以達到其信道極限容量，并且實現(xiàn)的復(fù)雜度較低，這在通信領(lǐng)域無疑是一個重大突破，因此在FPGA中實現(xiàn)極化碼的譯碼有著非常重要的研究意義。首先介紹了SC（Successive Cancellation）譯碼算法，并將該算法的蝶形結(jié)構(gòu)改進為線形結(jié)構(gòu)從而提高了譯碼效率；接著對譯碼算法做了包括最小和譯碼、定點量化和資源共享的改進，以便于在硬件中更容易實現(xiàn)；最后在FPGA中實現(xiàn)了極化碼的譯碼并給出了測試波形以及對不同編碼塊長度的綜合資源進行了對比。實驗結(jié)果表明，譯碼的最高頻率可達145 MHz，吞吐率可達36.4 Mbps。

發(fā)表于：7/4/2017

星載高速大容量存儲器文件化壞塊管理設(shè)計

為保證星載高速大容量存儲器高速穩(wěn)定的存儲速率，需對NAND Flash存儲芯片中因單粒子翻轉(zhuǎn)或超過擦除極限而在寫入時出現(xiàn)的壞塊進行管理。文件化壞塊管理采用鏈表的方式將壞塊、分流水級未使用塊和分有效載荷數(shù)據(jù)存儲塊分別鏈接成不同的文件，并采用四級流水乒乓緩沖機制快速替換寫入失敗塊。運行于型號任務(wù)中的文件化壞塊管理，解決了因數(shù)據(jù)寫入出現(xiàn)壞塊時的存儲速率抖動問題，實現(xiàn)了四倍于單流水級的寫入速率對多有效載荷數(shù)據(jù)分文件進行穩(wěn)定存儲，從而保證了載荷數(shù)據(jù)的正確性和完整性。

發(fā)表于：6/29/2017