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Cadence宣布提供業(yè)界首款HDMI 2.0驗證IP

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克股票代碼：CDNS）今天宣布可提供業(yè)界首款支持全新HDMI 2.0規(guī)范的驗證IP（VIP）。這款VIP使設(shè)計師們可以快速徹底地驗證其片上系統(tǒng)（SoC）是否符合HDMI 2.0規(guī)范，從而加速批量生產(chǎn)的準(zhǔn)備時間。這款用于HDMI 2.0的Cadence VIP支持各種主流邏輯模擬器、驗證語言及包括UVM（Universal Verification Methodology）在內(nèi)的方法學(xué)。

發(fā)表于：9/27/2013

瑞薩通過Mentor Graphics公司TestKompress/LogicBIST混合解決方案以降低成本、提高品質(zhì)

Mentor Graphics公司（納斯達(dá)克代碼：MENT）日前宣布瑞薩電子正在使用Tessent® TestKompress®/LogicBIST混合解決方案，以應(yīng)對ISO 26262標(biāo)準(zhǔn)規(guī)定的對安全很重要的測試要求。這種混合方法要求的測試邏輯非常少，從而提供完整的解決方案：既包括用于實現(xiàn)低每百萬缺陷數(shù)量（DPM）的高壓縮率掃描測試、又有內(nèi)置自檢（BIST）。Mentor的混合測試功能非常適合于汽車等行業(yè)的高可靠性應(yīng)用。

發(fā)表于：9/26/2013

AWSC選擇Mentor Graphics Calibre納米平臺用于驗證先進(jìn)砷化鎵無線集成電路

Mentor Graphics公司（納斯達(dá)克代碼：MENT）今天宣布，宏捷科技股份有限公司（AWSC）已經(jīng)選擇Calibre®nmDRC?和nmLVS?產(chǎn)品作為其針對手機(jī)和其他無線應(yīng)用中砷化鎵集成電路的金級核簽物理驗證解決方案。作為其提供的代工服務(wù)的一部分，AWSC將為客戶提供Calibre設(shè)計規(guī)則檢查，以幫助他們確保在交付AWSC投產(chǎn)之前，他們的設(shè)計是無瑕疵并滿足所有生產(chǎn)要求的。

發(fā)表于：9/18/2013

Altium發(fā)布面向Linear Technology的全新PCB設(shè)計庫，提供3D CAD數(shù)據(jù)及實時供應(yīng)鏈信息

智能系統(tǒng)設(shè)計自動化的全球領(lǐng)導(dǎo)者及3D PCB 設(shè)計解決方案（Altium Designer）和嵌入軟件開發(fā)（TASKING）供應(yīng)商Altium有限公司近日發(fā)布采用LinearTechnology電源管理產(chǎn)品的全新板級設(shè)計元件庫。使用Altium電子設(shè)計軟件Altium Designer的設(shè)計人員現(xiàn)可通過AltiumLive網(wǎng)站，直接獲得13,000余款全新板級元件模型及相應(yīng)的供應(yīng)鏈信息，如來自Digi-Key、Mouser和Farnell等分銷商與供應(yīng)商的實時價格及供貨信息等。

發(fā)表于：9/18/2013

Cadence 推出 Palladium XP II 驗證平臺和系統(tǒng)開發(fā)增強(qiáng)套件

為了進(jìn)一步縮短半導(dǎo)體和系統(tǒng)制造商的產(chǎn)品上市時間，全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence 設(shè)計系統(tǒng)公司(NASDAQ:CDNS) 今日推出Palladium® XP II 驗證計算平臺，它作為系統(tǒng)開發(fā)增強(qiáng)套件的一部分，可顯著加快硬件和軟件聯(lián)合驗證的時間。Palladium XP II 平臺是屢獲殊榮的Palladium XP 仿真系統(tǒng)的更新產(chǎn)品，最多可以將驗證性能再提高50%，更將其業(yè)界領(lǐng)先的容量擴(kuò)展至23 億門。通過降低功耗并提高容量，客戶現(xiàn)在可以在更小的系統(tǒng)配置上運行更多的測試，從而降低總體擁有成本。

發(fā)表于：9/12/2013

MathWorks 發(fā)布 2013b 版 MATLAB 和 Simulink 產(chǎn)品系列

MathWorks 近日宣布發(fā)布2013b 版 (R2013b) 的MATLAB 和 Simulink 產(chǎn)品系列。在 R2013b 版的 MATLAB 和 Simulink 中不僅新增了分析、設(shè)計、代碼生成和實現(xiàn)以及其他功能，同時該版本還新添了兩款 Polyspace 產(chǎn)品以及其他 79 款產(chǎn)品的更新。

發(fā)表于：9/11/2013

MathWorks 引入兩款 Polyspace 代碼驗證新產(chǎn)品

MathWorks 近日宣布引入兩款新的代碼驗證工具以擴(kuò)充其 Polyspace 產(chǎn)品系列：Polyspace Code Prover 和 Polyspace Bug Finder。此外，公司還于同時宣布推出 2013b 版。新增的這兩款產(chǎn)品提供了端到端軟件驗證功能，供早期開發(fā)階段使用，其中涵蓋了查找缺陷、檢查代碼規(guī)則以及證明不存在運行時錯誤。由此便可確保嵌入式軟件的穩(wěn)健性，使其能夠以最高級別的質(zhì)量和安全性運行。

發(fā)表于：9/11/2013

中芯國際采用Cadence數(shù)字流程新增高級功能，以節(jié)省面積、降低功耗和提高性能

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（NASDAQ: CDNS) 與中芯國際集成電路制造有限公司（“中芯國際”，紐約證券交易所：SMI ，香港聯(lián)交所：981），中國內(nèi)地規(guī)模最大、技術(shù)最先進(jìn)的集成電路晶圓代工企業(yè)，今日共同宣布中芯國際已采用Cadence® 數(shù)字工具流程，應(yīng)用于其新款SMIC Reference Flow 5.1，一款為低功耗設(shè)計的完整的RTL-GDSII 數(shù)字流程。Cadence流程結(jié)合了先進(jìn)功能，以幫助客戶為40納米芯片設(shè)計提高功率、性能和面積。流程中使用的Cadence工具有：RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power、Cadence QRC Extraction、TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。

發(fā)表于：9/5/2013

華力微電子基于Cadence公司Encounter 數(shù)字技術(shù)開發(fā)55納米平臺的參考設(shè)計流程

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（NASDAQ:CDNS）與上海華力微電子有限公司，今天共同宣布華力微電子基于Cadence ® Encounter® 數(shù)字技術(shù)交付出55納米平臺的參考設(shè)計流程。從現(xiàn)在起，華力微電子首次在其已建立的55 納米工藝平臺上實現(xiàn)了從RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結(jié)果。

發(fā)表于：8/16/2013

Altium將原生3D PCB的ECAD與MCAD集成提升到新高度

智能系統(tǒng)設(shè)計自動化的全球領(lǐng)導(dǎo)者及3D PCB 設(shè)計解決方案（Altium Designer）和嵌入軟件開發(fā)（TASKING）供應(yīng)商Altium有限公司近日宣布與Desktop EDA公司合作，面向設(shè)計人員推出先進(jìn)的ECAD與MCAD集成。增加了新功能的Desktop EDA Solidworks Modeler與IDF Modelers應(yīng)用目前已經(jīng)可以通過Altium Designer獲取和使用。

發(fā)表于：8/15/2013

意法半導(dǎo)體(ST)、ARM和Cadence聯(lián)合向Accellera 系統(tǒng)促進(jìn)會提交三個新方案，旨在提高不同工具模型之間的互通性

意法半導(dǎo)體、ARM和Cadence Design Systems公司天宣布，三方已向Accellera系統(tǒng)促進(jìn)會（Accellera Systems Initiative）的SystemC語言工作組提交了三個新的技術(shù)方案。此次三方合作將進(jìn)一步提高不同模型工具之間的互通性，滿足電子系統(tǒng)級層級(ESL ，Electronic System-Level)設(shè)計的要求。

發(fā)表于：8/5/2013

一種帶AGC功能的RGC輸入前置放大器設(shè)計

基于標(biāo)準(zhǔn)CMOS 0.18 μm工藝，設(shè)計了一種帶AGC功能的光接收機(jī)RGC輸入前置放大器。該放大器采用電壓并聯(lián)負(fù)反饋結(jié)構(gòu)；輸入級采用RGC結(jié)構(gòu)以拓展帶寬，從而解決了寬帶寬與高跨阻之間的矛盾；輸出級接入單端轉(zhuǎn)差分結(jié)構(gòu)，使輸出的信號能直接輸入到后續(xù)的主放大器中；嵌入自動增益控制技術(shù)AGC，以解決輸入動態(tài)范圍與高跨阻、低噪聲之間的矛盾。同時，選用SIMC 0.18 μm工藝庫進(jìn)行了模擬仿真。結(jié)果顯示，當(dāng)光接收機(jī)輸入光功率為-10 dBm、電源電壓為1.8 V、光檢測器的寄生電容為0.5 pF時，此放大器具有良好的等效電流輸入曲線和幅頻特性。

發(fā)表于：8/2/2013

一種12位500 MS/s分段型電流舵DAC的設(shè)計

基于TSMC 0.18 μm CMOS工藝，采用分段型電流舵結(jié)構(gòu)，設(shè)計了一種基于3.3 V模擬電源電壓、1.8 V數(shù)字電源電壓的12位500 MS/s的D/A轉(zhuǎn)換器。仿真結(jié)果顯示，在采樣率為500 MS/s、輸入信號分別為70 MHz和240 MHz時，D/A轉(zhuǎn)化器的SFDR分別為89.9 dBc和77.6 dBc。

發(fā)表于：7/8/2013

一種采用CMOS 0.18μm制造的帶EBG結(jié)構(gòu)小型化的片上天線

采用標(biāo)準(zhǔn)0．18μmCMOS工藝設(shè)計制造了一種帶EBG(電磁帶隙)結(jié)構(gòu)的小型化片上天線。該片上天線由一根長1．6nm的偶極子天線以及一對一維的尺寸為240μm×340μmEBG結(jié)構(gòu)構(gòu)成。分別對該EBG結(jié)構(gòu)以及片上天線的S11及S21進(jìn)行了仿真和測試，結(jié)果表明該片上天線工作在20CHz，具有小型化的性能，同時具備三次諧波抑制的功能。

發(fā)表于：3/29/2013

一種新型的超寬帶天線的研究

提出了一種微帶饋電的超寬帶天線。該天線印刷在覆銅介質(zhì)基板上，介質(zhì)基板尺寸為30 mm×35 mm×1.5 mm，材料是介電常數(shù)為4.4 的FR4介質(zhì)。利用仿真軟件HFSS對天線參數(shù)進(jìn)行仿真和優(yōu)化。通過在微帶面上開縫，可實現(xiàn)天線頻帶寬度(S11<-10 dB)2.5 GHz~11.5 GHz，相對帶寬達(dá)128%。結(jié)果表明，該天線不僅滿足超寬帶要求，而且結(jié)構(gòu)簡單，體積小，適合在UWB通信中應(yīng)用。

發(fā)表于：3/15/2013