12月3日日經(jīng)報道稱，比利時微電子研究中心（IMEC）發(fā)表了研究成果和今后的發(fā)展計劃。IMEC表示，1nm制程2027年就可實(shí)用化，更進(jìn)一步的0．7nm則預(yù)計將在2029年后量產(chǎn)。語驚四座，摩爾定律被打了一劑強(qiáng)心針。

近幾年來，“摩爾定律已死”的派系不斷壯大，而素有“全球半導(dǎo)體產(chǎn)業(yè)背后頭腦”的IMEC仍堅持維護(hù)摩爾定律。該機(jī)構(gòu)一直通過小型化工藝來提高集成度，這個來自比利時的研究機(jī)構(gòu)聲稱， “摩爾定律”誕生起已經(jīng)超過了50年。未來，由于新器件結(jié)構(gòu)和新材料的引入、芯片中的晶體管堆疊、芯片堆疊的三維封裝等科技的進(jìn)步，摩爾定律仍將繼續(xù)。

IMEC的理論基礎(chǔ)

新材料與新器件

英特爾將制程理論發(fā)展到埃米時代， 2024年繼續(xù)沿用2nm的叫法，而2025將使用18埃的“Intel 2”叫法，這套完全采用英特爾主觀視角的新命名體系——Intel7，Intel4，Intel3，Intel 20 ?，Intel18 ?，成為英特爾回應(yīng)制程追求數(shù)字化與生產(chǎn)延期的平衡之舉。

IMEC借鑒了英特爾的想法，符號不代表其物理長度，IMEC將制程演進(jìn)想法做成了自己的邏輯期間路線圖industry timeline。

據(jù)相關(guān)消息，IMEC已經(jīng)開始開發(fā)工藝和材料，以實(shí)現(xiàn)設(shè)備小型化到 1 nm 或更小。

晶體堆疊

目前的主流邏輯器件中，晶體管堆疊多使用FinFET結(jié)構(gòu)。而隨著制程走向尖精，GAA（Gate－All－Around）納米片疊層結(jié)構(gòu)已經(jīng)被公認(rèn)是下一代堆疊方法，英特爾和臺積電已經(jīng)開始就2nm GAA技術(shù)展開研究。三星還宣布從3nm就開始采用GAA納米片層壓結(jié)構(gòu)，力求領(lǐng)先對手一步。

在1nm制程中，IMEC 表示試圖通過采用 CFET結(jié)構(gòu)來構(gòu)建 CMOS。比1 nm （10 ?）更小的節(jié)點(diǎn)處，IMEC計劃采用“原子通道（Atomic Channel）”，該通道使用厚度為一到幾個原子層的二維材料形成通道。

芯片3D封裝

通過采用堆疊半導(dǎo)體芯片和晶體的3D安裝，可以進(jìn)一步增加安裝的晶體管數(shù)量。

3D堆疊技術(shù)已經(jīng)被多個大廠都摸索了一遍，2018年4月，美國加州圣塔克拉拉（Santa Clara）第二十四屆年度技術(shù)研討會上，臺積電首度對外界公布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片3D堆疊技術(shù)。

今年6月的Computex大會上，蘇姿豐展示了Ryzen 5000系列處理器打造的實(shí)驗(yàn)芯片，由AMD和臺積電共同打造，使用了最新的3D堆疊技術(shù)。在現(xiàn)有的Zen 3架構(gòu)銳龍5000處理器的CCD上再封進(jìn)了一個64MB的7nm SRAM，把每個CCD的L3緩存容量從32MB增加到96MB，容量變成原來的三倍。

Intel也在3D堆疊上尋找新的機(jī)會，2018年英特爾推出其業(yè)界首創(chuàng)的3D邏輯芯片封裝技術(shù)——Foveros，在邏輯芯片上堆疊邏輯芯片。

跟不上技術(shù)的市場

IMEC的“1nm之下”只是大廠們比誰“更卷”的一個縮影。

9月20日，英特爾在一次直播中公布公司的戰(zhàn)略，并推出了到2025年的修訂產(chǎn)品路線圖。據(jù)其表示，英特爾目標(biāo)是在2023年向客戶提供7nm硬件，然后在2024年向客戶提供低于1nm的硬件。未來幾年內(nèi)， 英特爾想要客服克服持續(xù)的產(chǎn)品延遲并回到正軌，重奪高地。

英特爾的10nm AlderLake將被更換為 “Intel 7”的工藝節(jié)點(diǎn)。根據(jù)資料，英特爾的10nm工藝與臺積電等公司的7nm工藝相當(dāng)，而納米是一個通用單位，因此使用帶有公司色彩的一種制程方案無疑透露了英特爾強(qiáng)大的決心。

臺積電和三星也沒有缺席這場沒有硝煙的戰(zhàn)斗。2019年開始，三星和臺積電這兩家全球頂尖的芯片生產(chǎn)代工企業(yè)，展開“攻破芯片生產(chǎn)最小納米數(shù)”的競爭。

今年5月，IBM突然發(fā)布全球首款2nm芯片，直接攻了代工廠的下路。緊接著，6月2日，在2021年度技術(shù)研討會中，臺積電官方披露了2nm的關(guān)鍵指標(biāo)。8月，臺積電又傳來新消息，要給2nm使用的生產(chǎn)線Fab20已經(jīng)獲得了中國臺灣當(dāng)?shù)氐呐鷾?zhǔn)，預(yù)計在2023年就能正式開工，并于2024年進(jìn)入量產(chǎn)階段。目前，臺積電已經(jīng)量產(chǎn)5nm。

三星電子是近幾年來與臺積電一直對壘的唯一公司。2020年三星、臺積電同時實(shí)現(xiàn)了5nm，而預(yù)計到明年三星、臺積電又會同時實(shí)現(xiàn)3nm。但目前，業(yè)界對三星的制程上缺乏信任，這也反映在了兩家的代工份額上，三星只有17％ 左右，而臺積電超過50％。三星的工藝問題在于三星不管在哪一個工藝節(jié)點(diǎn)上，晶體管密度都比臺積電的低，比如三星的3nm，業(yè)界發(fā)現(xiàn)也就和臺積電5nm差不多。目前，又有消息傳出，高通新發(fā)布的驍龍8Gen 1，由三星一家公司代工。有消息稱，由于三星的4nm工藝良品率極低，引發(fā)了高通對于三星的不滿。

一方面，各代工廠互卷，但是另一方面，市場也在考察這樣的爭奪戰(zhàn)是不是在浪費(fèi)資源。

28nm是傳統(tǒng)意義上制程的分水嶺。根據(jù)ICInsights的數(shù)據(jù)，2021年28nm及以上的成熟工藝，占全球芯片市場的比例還有50％左右，甚至到2024年，28nm及以上的成熟工藝，市場比例還有44％左右。而目前的缺芯潮，以28nm工藝制程最為嚴(yán)重，28nm的芯片近年來變得越來越重要，它是許多物聯(lián)網(wǎng)設(shè)備的

臺積電劉德音曾表示，全球28nm芯片是供大于求，而實(shí)際情況完全出乎臺積電的意料，因此，臺積電將南京工廠的28nm芯片產(chǎn)能計劃中的4萬片／月提到10萬／月以上。今年開始，臺積電不斷提高汽車芯片的產(chǎn)能，直到6月底才滿足客戶的最低需求，而其中的芯片主要是28nm產(chǎn)能。

另外，今年中芯國際兩度擴(kuò)產(chǎn)28nm芯片產(chǎn)能，英特爾宣布投資200億美元建設(shè)晶圓代工廠，主要生產(chǎn)制造10nm以上制程的芯片。全球幾大半導(dǎo)體公司拼命廝殺，都希望自家率先拿下制造工藝布局的制高點(diǎn)。而目前的情況卻是需求市場跟不上，試產(chǎn)到量產(chǎn)的飛躍越來越困難。

技術(shù)進(jìn)步始終值得尊重

目前，硅晶圓單位面積能容納的電晶體數(shù)目，已將逼近硅的物理極限。近年科學(xué)界積極尋找能取代硅的二維材料，挑戰(zhàn)1nm以下的制程。今年5月，中國臺灣大學(xué)、臺積電和麻省理工發(fā)現(xiàn)在二維材料上搭配半金屬鉍物質(zhì)（Bi）的電極，能大幅降低電阻并提高傳輸電流，它們認(rèn)為這將成為突破1nm極限的關(guān)鍵技術(shù)。

IMEC在會議上還表示，在2nm工藝中，將使用繼7nm、5nm和3nm之后的第四代EUV光刻，而14?是其延伸。從10?開始，預(yù)計將采用NA（High Numerical Aperture，高數(shù)值孔徑技術(shù)）＝ 0．55的高NA EUV光刻，而非NA ＝ 0．33的傳統(tǒng) EUV。IMEC 和 ASML共同開發(fā)該工藝，2023年將從ASML引入第一個高NA原型。在高NA EUV曝光設(shè)備的情況下，IMEC預(yù)計2026年才能引入量產(chǎn)線。

現(xiàn)在，業(yè)界已經(jīng)不再唯“Xnm”而論，一方面是因?yàn)檫@個數(shù)字越來越不值得信賴，標(biāo)準(zhǔn)各有差異；另一方面，用數(shù)字來約束科學(xué)將使努力無意義，這是一個半導(dǎo)體界走向理性的信號。