Cadence設(shè)計系統(tǒng)公司宣布了業(yè)界最全面的用于系統(tǒng)級芯片（SoC）驗證的通用驗證方法學(xué)(UVM)開源參考流程。這種獨(dú)特的流程可以使工程師通過采取高級驗證技術(shù)來降低風(fēng)險，簡化應(yīng)用，同時滿足迫切的產(chǎn)品上市時間要求。
為了配合Cadence EDA360中SoC實現(xiàn)能力的策略，UVM參考流程1.0提供了一個真實的SoC設(shè)計與符合UVM標(biāo)準(zhǔn)的測試平臺組件，并開放源碼，讓用戶在此基礎(chǔ)上能快速掌握并應(yīng)用高級驗證技術(shù)。用戶可以下載整個驗證環(huán)境，然后將UVM驗證組件用于實際設(shè)計中。這樣 ，只要運(yùn)行在兼容UVM的模擬器上，用戶就可以通過互動的方式在此過程中獲得的實際的驗證經(jīng)驗。所有代碼都是以明碼形式提供，用戶可以進(jìn)行修改，實現(xiàn)不同的驗證場景，并精確地看到改變的結(jié)果。
最近被Accellera標(biāo)準(zhǔn)組織采用的UVM主要是建立在Cadence共同開發(fā)的開放驗證方法學(xué)（OVM）的框架上。
“Cadence擁有提升功能驗證效率的悠久歷史，”ST Microelectronics驗證經(jīng)理Olivier Haller說。“這種參考流程能夠讓我們更輕松、快捷地將UVM應(yīng)用于芯片驗證中。ST計劃使用該UVM參考流程來展示我們自己的高級驗證方法學(xué)，并將其用于內(nèi)部培訓(xùn)過程中。目前針對IP與SoC級驗證難題，我們都可以從中找到一個非常完整的參考答案。”
SoC實現(xiàn)是EDA360構(gòu)想中的的主要功能之一， IP與SoC級驗證都是其中至關(guān)重要的步驟。UVM參考流程1.0提供了一個現(xiàn)實的范例，解決了工程師面臨的主要難題：如何有能力去應(yīng)用高級驗證技術(shù)，如何達(dá)到驗證重用，如何管理SoC中常見的低功耗模式，如何確保模塊級到系統(tǒng)級的驗證可擴(kuò)展性，如何進(jìn)一步并提高驗證效率等等。該參考流程基于Incisive驗證錦囊，包含了來自Cadence的設(shè)計與驗證IP，并以開放源碼的方式捐獻(xiàn)給 www.UVMworld.org -- 一個支持新UVM標(biāo)準(zhǔn)的網(wǎng)站。
“當(dāng)今的無線與消費(fèi)電子芯片設(shè)計變得越來越復(fù)雜，開發(fā)團(tuán)隊面臨的壓力越來越大，需要采用更高效的驗證方法與技術(shù)，”Cadence驗證產(chǎn)品管理部主管Thomas L. Anderson說。“UVM參考流程使EDA360的SoC實現(xiàn)能力這一設(shè)想成為可能，創(chuàng)造了一個全面的簡化高級技術(shù)的應(yīng)用的環(huán)境。”
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