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Cadence Allegro SiP and IC Packaging 16.3版推出

2009-11-30

 

     Cadence設(shè)計(jì)系統(tǒng)公司宣布，利用最新的系統(tǒng)封裝(SiP)和IC封裝軟件，封裝設(shè)計(jì)者將在芯片封裝協(xié)同設(shè)計(jì)過程中和整個(gè)半導(dǎo)體設(shè)計(jì)鏈中擔(dān)當(dāng)更重要的角色。Cadence Allegro 16.3版提供的新產(chǎn)品的SiP Layout XL，它將協(xié)同設(shè)計(jì)直接融入封裝設(shè)計(jì)環(huán)境中。新的協(xié)同設(shè)計(jì)技術(shù)支持在封裝和芯片設(shè)計(jì)團(tuán)隊(duì)共同對(duì)芯片和封裝設(shè)計(jì)進(jìn)行優(yōu)化，整個(gè)過程中封裝設(shè)計(jì)者無需另外學(xué)習(xí)新的IC設(shè)計(jì)工具。通過Allegro Package Designer (APD)提供的新型SiP Finishing技術(shù)，設(shè)計(jì)鏈協(xié)作也將得到進(jìn)一步增強(qiáng)。

      利用這一新技術(shù)帶來的協(xié)同設(shè)計(jì)方法，封裝設(shè)計(jì)者、封裝設(shè)計(jì)服務(wù)公司，裝配測(cè)試公司（OSAT）可以共同參與到多芯片 SiP的設(shè)計(jì)鏈中。Cadence協(xié)同設(shè)計(jì)技術(shù)也使設(shè)計(jì)鏈合作伙伴彼此之間能夠輕松地傳輸數(shù)據(jù)。使用了16.3版軟件的公司將受益于更短的設(shè)計(jì)周期、更高的生產(chǎn)率和更低的成本。

      “我們非常期望采用16.3版軟件，因?yàn)槲覀兡軌蚣颂岣呱a(chǎn)率，為我們的客戶提供更好的IC封裝協(xié)同設(shè)計(jì)服務(wù)”，ASE公司的R&D產(chǎn)品設(shè)計(jì)經(jīng)理CT Chiu表示，“我們相信新的Cadence SiP和IC封裝技術(shù)將在提高半導(dǎo)體設(shè)計(jì)鏈效率方面擔(dān)當(dāng)重要的角色。”

       在設(shè)計(jì)小型化方面，SiP Layout XL為封裝設(shè)計(jì)者提供了成效顯著的新功能；利用協(xié)同設(shè)計(jì)技術(shù)，他們能夠?qū)姆庋b環(huán)境中直接編輯IC abstrcat 如IO Pad Ring、Bump Matrix和RDL虛擬化連接，然后將封裝設(shè)計(jì)的建議通過工程更改單(ECO)返標(biāo)至IC設(shè)計(jì)團(tuán)隊(duì)；通過Super smooth布線技術(shù), 設(shè)計(jì)者在確保成品率的同時(shí)可實(shí)現(xiàn)更高的布線密度，以達(dá)到封裝設(shè)計(jì)小型化；Allegro Constraint Manager中帶有裝配規(guī)則檢查（DRC）功能，可確保小型化設(shè)計(jì)能夠針對(duì)共同約束環(huán)境中的裝配規(guī)則進(jìn)行檢查；新版的SiP Layout XL支持Windows、Unix或Linux等各種計(jì)算機(jī)平臺(tái)，還擁有三維物理設(shè)計(jì)效果圖和不同團(tuán)隊(duì)分區(qū)設(shè)計(jì)功能。

      最新軟件版本的其他重要功能包括對(duì)Wirebond的改進(jìn)，增強(qiáng)了Leadframe設(shè)計(jì)中的Wirebonding工藝。另外，Allegro Package Designer現(xiàn)在提供了SiP完成模式，它可以對(duì)封裝設(shè)計(jì)進(jìn)行讀取和對(duì)基板編輯的功能，使APD用戶可以針對(duì)最終的artwork/tapeout進(jìn)行封裝設(shè)計(jì)準(zhǔn)備，實(shí)現(xiàn)生產(chǎn)準(zhǔn)備設(shè)計(jì)的就緒。

     “我們已經(jīng)將這些重要的新功能集成在新的軟件版本中，它能夠幫助封裝設(shè)計(jì)者在協(xié)同設(shè)計(jì)中成為真正的增值合作伙伴”，Cadence產(chǎn)品營銷部門總監(jiān)Keith Felton表示，“采用最新的Cadence SiP和Allegro Package Designer軟件，可幫助這些工封裝設(shè)計(jì)工程師在整個(gè)半導(dǎo)體設(shè)計(jì)鏈中成為重要的一環(huán)。”

      Allegro SiP and IC Packaging 16.3版將于2009年12月初上市。

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