基于Cadence CHI和IVD VIP的 多核SoC系統(tǒng)數(shù)據(jù)一致性驗(yàn)證[通信與網(wǎng)絡(luò)][其他]

在多核的SoC系統(tǒng)中，不同的處理器核對(duì)內(nèi)存空間和設(shè)備空間進(jìn)行著大量的數(shù)據(jù)讀寫操作，維護(hù)Cache一致性面臨嚴(yán)峻挑戰(zhàn)。集中于控制流方面的驗(yàn)證環(huán)境搭建已非常復(fù)雜，而包含數(shù)據(jù)正確性檢查的驗(yàn)證由于控制流程復(fù)雜、數(shù)據(jù)量大等問(wèn)題而更加困難。針對(duì)這一問(wèn)題，基于Cadence公司提供CHI VIP、AXI VIP和IVD VIP，實(shí)現(xiàn)多核環(huán)境下的系統(tǒng)級(jí)數(shù)據(jù)一致性驗(yàn)證。搭建的驗(yàn)證平臺(tái)中采用CHI VIP通過(guò)筆者開(kāi)發(fā)的CHI協(xié)議轉(zhuǎn)換橋發(fā)出訪存請(qǐng)求，使用AXI VIP收集到達(dá)主存的數(shù)據(jù)，由IVD VIP對(duì)CHI端口的請(qǐng)求數(shù)據(jù)與AXI端口的訪存數(shù)據(jù)進(jìn)行實(shí)時(shí)分析比對(duì)，實(shí)現(xiàn)在較高抽象層次上的激勵(lì)產(chǎn)生和響應(yīng)檢查。該驗(yàn)證平臺(tái)能夠在子系統(tǒng)級(jí)及系統(tǒng)級(jí)進(jìn)行數(shù)據(jù)一致性驗(yàn)證，具有驗(yàn)證環(huán)境搭建快速和功能點(diǎn)覆蓋完備的優(yōu)點(diǎn)。

發(fā)表于：8/25/2020 9:22:00 AM

Innovus機(jī)器學(xué)習(xí)在高性能CPU設(shè)計(jì)中的應(yīng)用[模擬設(shè)計(jì)][消費(fèi)電子]

高性能芯片設(shè)計(jì)在7 nm及更高級(jí)的工藝節(jié)點(diǎn)上，設(shè)計(jì)規(guī)模更大、頻率更高、設(shè)計(jì)數(shù)據(jù)和可變性更復(fù)雜，物理設(shè)計(jì)難度增大。機(jī)器學(xué)習(xí)在多領(lǐng)域均獲得成功應(yīng)用，復(fù)雜的芯片設(shè)計(jì)是應(yīng)用機(jī)器學(xué)習(xí)的一個(gè)很好的領(lǐng)域。Cadence將機(jī)器學(xué)習(xí)算法內(nèi)置到Innovus工具中，通過(guò)對(duì)芯片設(shè)計(jì)數(shù)據(jù)進(jìn)行學(xué)習(xí)建模，建立機(jī)器學(xué)習(xí)模型，從而提升芯片性能表現(xiàn)。建立了一個(gè)應(yīng)用機(jī)器學(xué)習(xí)優(yōu)化延時(shí)的物理流程來(lái)提升芯片設(shè)計(jì)性能。詳細(xì)討論分析了分別對(duì)單元延時(shí)、線延時(shí)、單元和線延時(shí)進(jìn)行優(yōu)化對(duì)設(shè)計(jì)的影響，進(jìn)而找到一個(gè)較好的延時(shí)優(yōu)化方案。最后利用另一款設(shè)計(jì)難度更大，性能要求更高的模塊從時(shí)序、功耗、線長(zhǎng)等方面較為全面地分析驗(yàn)證設(shè)計(jì)方案的合理性。

發(fā)表于：8/21/2020 8:58:00 AM