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一種基于LoRa的動態(tài)識別和樓層判定方法[其他][其他]

針對室內(nèi)三維定位中垂直方向的樓層判定算法復(fù)雜度高、準(zhǔn)確率低等問題，提出一種基于LoRa的動態(tài)識別和樓層判定方法。首先,在樓宇內(nèi)按需部署縱向定位設(shè)備；然后，建立室內(nèi)各層樓梯口的LoRa信號指紋庫，劃定對應(yīng)不同樓層信號強度特征的判定閾值；最后結(jié)合LoRa-RSSI動態(tài)識別和樓層判定方法，捕捉室內(nèi)動態(tài)下無線信號強度的實時變化，實現(xiàn)上下樓活動動態(tài)識別，提高樓層判定的準(zhǔn)確率。實驗結(jié)果表明，方法識別判定準(zhǔn)確率達97.9%，實現(xiàn)簡單，不受外界環(huán)境影響，可快速按需部署。結(jié)合室內(nèi)二維定位技術(shù)，提供了一種新的室內(nèi)人、物三維定位方法和思路。

發(fā)表于：2021/7/28 16:42:00

核電數(shù)字化控制系統(tǒng)與第三方系統(tǒng)接口研究[其他][其他]

隨著數(shù)字化控制系統(tǒng)DCS廣泛應(yīng)用于核電廠，核電廠主控室也在向功能更完善、布局更集中的先進主控室過渡，這一技術(shù)特點使得主控室操縱員主要依賴操作員站上的顯示器和鍵盤鼠標(biāo)實現(xiàn)對電廠工藝系統(tǒng)的監(jiān)控，因此需要將DCS以外的第三方儀控系統(tǒng)與DCS系統(tǒng)進行信息與監(jiān)控集成?；诖诵枨?，介紹了接口設(shè)計的一般原則，具體闡述了福清核電DCS系統(tǒng)與第三方儀控系統(tǒng)接口設(shè)計，并以DCS與KRT系統(tǒng)接口為實例，論述了采用I/A平臺FDSI模塊實現(xiàn)第三方儀控系統(tǒng)接口的具體實施。

發(fā)表于：2021/7/28 16:38:00

基于Arduino和語音識別的智能垃圾分類系統(tǒng)[其他][其他]

在上海、北京等全國多個省市陸續(xù)推出垃圾分類管理辦法和要求的大背景下，為了能夠更好地幫助居民進行垃圾分類，提出了基于Arduino和語音識別的智能垃圾分類系統(tǒng)。該系統(tǒng)由Android移動端APP、HC-05藍牙模塊、下位機控制模塊構(gòu)成。Android移動端APP接收語音輸入，識別并加以分類，并通過HC-05藍牙模塊將分類結(jié)果發(fā)送到Arduino開發(fā)板，Arduino開發(fā)板根據(jù)分類結(jié)果控制相應(yīng)舵機轉(zhuǎn)動，從而帶動對應(yīng)分類的垃圾桶蓋打開，實現(xiàn)垃圾分類。實驗測試結(jié)果表明，該系統(tǒng)識別準(zhǔn)確率高，具有實用價值。

發(fā)表于：2021/7/28 16:34:00

Spectre X RF在大規(guī)模RFIC設(shè)計中的應(yīng)用[其他][其他]

隨著工藝尺寸的不斷縮小，電路規(guī)模的不斷復(fù)雜化以及版圖中寄生規(guī)模的不斷增大，在一些大規(guī)模的后仿驗證過程中，Cadence公司提供的模擬全精度仿真器Spectre/APS/APS RF已不能滿足需求。針對這一問題，Cadence于2019年推出APS的下一代模擬全精度仿真器Spectre X，在實際使用過程中發(fā)現(xiàn)其對普通模擬仿真性能提升明顯并且基本保持了APS的仿真精度。2020年，Cadence推出其APS RF的下一代仿真器Spectre X RF 仿真器。RF仿真在整體仿真驗證流程中同樣占據(jù)很大一部分，在將其應(yīng)用到實際項目前，需要與APS RF對比其性能和速度。介紹了Spectre X RF的用法，并重點介紹在幾種采用不同工藝的RFIC設(shè)計中，仿真器Spectre APS RF與Spectre X RF仿真性能與精度的對比情況。

發(fā)表于：2021/7/28 16:29:00

基于信號與電源完整性的有效分析優(yōu)化2.5D-3D的設(shè)計[其他][其他]

HBM(高帶寬內(nèi)存)存儲系統(tǒng)與傳統(tǒng)的DRAM接口相比，具有高速率和低功耗特性。在2.5D/3D的設(shè)計中，隨著HBM速率的提高，對信號與電源完整性的設(shè)計的考量越來越重要，如何通過有效的仿真指導(dǎo)產(chǎn)品的設(shè)計是一個挑戰(zhàn)。首先從信號完整性的角度討論了設(shè)計的考量點，其次從電源完整性的角度討論電源噪聲在高速傳輸信號中的影響，并提出了如何仿真與預(yù)測大量同步開關(guān)噪聲等電源噪聲對眼圖的影響，最后基于芯片的測試結(jié)果對比仿真，給出結(jié)論。

發(fā)表于：2021/7/28 16:25:00

5 nm MSOA RapidPDK及物理實現(xiàn)[其他][其他]

隨著當(dāng)今電子行業(yè)的發(fā)展，對SoC芯片，尤其是數(shù)?；旌闲酒囊笤絹碓礁摺：蛡鹘y(tǒng)的DEF/GDS數(shù)據(jù)交互方式相比，Mixed Signal Open Database(MSOA) RapidPDK可以幫助設(shè)計人員通過相同的PDK更好地完成數(shù)字工具Innovus和模擬工具Virtuoso之間的數(shù)據(jù)傳遞。首先描述了5 nm MSOA RapidPDK生成方式，其次使用生成的PDK實現(xiàn)5 nm IP物理實現(xiàn)，同時驗證MSOA flow對5 nm設(shè)計在版圖完成和交付方面的速率提升。

發(fā)表于：2021/7/28 16:20:00

Tempus-PI仿真和實測關(guān)鍵時序路徑的一致性研究[其他][其他]

傳統(tǒng)的靜態(tài)時序分析會將電壓的不一致性作為減弱參數(shù)形式，以一定的余量幫助使用者覆蓋大部分真實芯片中的情況。但是隨著芯片越來越大，軟硬件的功能越來越多，由于電壓降引起的時序違例越來越多。很多情況下IR的分析是符合標(biāo)準(zhǔn)的?，F(xiàn)在主流的大規(guī)模芯片如AI芯片都是基于12 nm、7 nm或者更小的技術(shù)節(jié)點。封裝還會引入3DIC。電壓降分析越來越復(fù)雜也越來越重要。與此同時，時序分析也將會引入電壓降的影響。Tempus-PI提供一個真正的時序和電壓降協(xié)同仿真的簽核流程，以此來幫助找到真正的電壓敏感的關(guān)鍵路徑。該仿真工作的結(jié)果得到了芯片測試的一致性驗證。

發(fā)表于：2021/7/28 16:16:00

基于Palladium AVIP的SoC驗證方案[其他][其他]

由于片上系統(tǒng)芯片(System on Chip，SoC)規(guī)模越來越大，軟件仿真速度在一些大的場景測試用例下已經(jīng)很難滿足驗證計劃時間的要求。現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)原型驗證平臺容量的限制，以及需要修改時鐘樹等特性導(dǎo)致FPGA平臺并不適合做功耗/性能評估?；贓mulator平臺的仿真加速以及功耗/性能評估已經(jīng)成為一種趨勢?？梢允褂肊mulator的加速驗證知識產(chǎn)權(quán)(Accelerated Verification Intellectual Property，AVIP)替換軟件仿真用的驗證知識產(chǎn)權(quán)(Verification Intellectual Property，VIP)來做仿真加速。以及使用高級微控制器總線結(jié)構(gòu)(Advanced Micro-controller Bus Architecture，AMBA) AVIP來模擬或者監(jiān)控總線的傳輸，結(jié)合其他工具可以用來做功能/功耗/性能相關(guān)的驗證工作，大大加速了芯片相關(guān)開發(fā)驗證的進程。

發(fā)表于：2021/7/28 16:06:00

基于vManager的大規(guī)模IC驗證自動化解決方案[其他][其他]

介紹了驗證管理工具vManager,通過Python調(diào)用vAPI接口與企業(yè)級的產(chǎn)品需求管理工具Microsoft TFS和用戶數(shù)據(jù)后臺對接，實現(xiàn)了從自動創(chuàng)建驗證需求框架(即vPlan)自動執(zhí)行回歸驗證，自動提取驗證結(jié)果反標(biāo)回Microsoft TFS中的需求狀態(tài)，自動提取驗證結(jié)果呈現(xiàn)到驗證看板的自動化驗證管理全流程。方案旨在自動化、規(guī)范化地實現(xiàn)驗證需求到vPlan的同步，驗證回歸狀態(tài)和覆蓋率的實時匯總，實現(xiàn)驗證的高效率和高透明度，需求跟蹤達到滴水不漏。該方案還采用了vManager最新一代的High Available模式，可實現(xiàn)跨地域的多團隊合作與數(shù)據(jù)共享，并且部署了多引擎驗證工具包括Xcelium、JapserGold和Palladium的驗證管理，實現(xiàn)了多維度的驗證數(shù)據(jù)匯總。目前該方案已經(jīng)部署到真實的研發(fā)環(huán)境中，為vManager在國內(nèi)比較領(lǐng)先的應(yīng)用，為業(yè)內(nèi)提供“跨地域合作+多個仿真引擎”的大規(guī)模驗證方案提供了非常有價值的參考。

發(fā)表于：2021/7/28 14:55:00

基于Innovus工具的IR Drop自動化修復(fù)[其他][其他]

在先進工藝節(jié)點下，芯片電源網(wǎng)絡(luò)的電阻增加和高密度的晶體管同時翻轉(zhuǎn)會在VDD和VSS上產(chǎn)生電壓降(IR Drop)，導(dǎo)致芯片產(chǎn)生時序問題和功能性障礙。采用基于Innovus工具的三種自動化IR Drop修復(fù)流程在PR (Placement and Route)階段優(yōu)化模塊的動態(tài)IR Drop。結(jié)果表明，Pegasus PG Fix Flow和IR-Aware Placement這兩種方法能分別修復(fù)設(shè)計的48%和33.8%的IR Drop違例，且不會惡化時序和DRC（Design Rule Check），而IR-Aware PG Strape Addition這種方法的優(yōu)化力度相對較小，且會使DRC有較大程度的惡化。

發(fā)表于：2021/7/28 14:51:00