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電子技術(shù)幫助腦部治療探索全新領(lǐng)域[其他][醫(yī)療電子]

在德州大學(xué)達(dá)拉斯分校的部分實驗室中，Robert Rennaker博士所提出的“定向可塑”腦部康復(fù)研究正處于技術(shù)與現(xiàn)代醫(yī)學(xué)的最前沿。

發(fā)表于：2/15/2017

信號跨時鐘域問題分析及驗證方法研究[可編程邏輯][航空航天]

航天用FPGA設(shè)計復(fù)雜度越來越高，其表現(xiàn)之一就是設(shè)計中存在多個時鐘域，當(dāng)信號從一個時鐘域進(jìn)入另一個時鐘域，即不同時鐘域之間發(fā)生數(shù)據(jù)交互時，就會帶來信號跨時鐘域產(chǎn)生的亞穩(wěn)態(tài)問題（CDC問題）。亞穩(wěn)態(tài)問題雖普遍存在，但依靠傳統(tǒng)的驗證手段即功能仿真或者時序仿真是很難定位的，提出一種分層次、多模式的跨時鐘域驗證方法，為跨時鐘域問題分析確認(rèn)提供強(qiáng)有力的參考。

發(fā)表于：2/15/2017

恒定壓控增益的寬帶CMOS LC VCO的設(shè)計[模擬設(shè)計][通信網(wǎng)絡(luò)]

采用SMIC 0.18 μm Mixed Signal CMOS工藝設(shè)計了恒定壓控增益的寬帶LC壓控振蕩器。采用模擬式振幅負(fù)反饋的方式，通過模擬電路實現(xiàn)對偏置電流的負(fù)反饋控制，同時采用了通過數(shù)字控制的單刀雙擲開關(guān)控制可變電容陣列的調(diào)諧，并且對固定電容單元進(jìn)行開關(guān)的方法，從而實現(xiàn)恒定的壓控增益且相鄰頻帶之間的頻率間隔近似相等。后仿真結(jié)果表明，本設(shè)計的LC VCO調(diào)諧頻率范圍2.15~3.03 GHz，壓控增益在全部頻率調(diào)諧范圍內(nèi)為70~80 MHz/V，相位噪聲在全部頻率調(diào)諧范圍內(nèi)低于-120.0 dBc/Hz@1 MHz。

發(fā)表于：2/15/2017

基于FPGA的TMR電路跨時鐘域同步技術(shù)[可編程邏輯][其他]

三模冗余(TMR)電路中的跨時鐘域信號可能會受到來自信號偏差和空間單粒子效應(yīng)(SEE)的組合影響。通過建立數(shù)學(xué)模型，對這兩個問題進(jìn)行分析和量化。最后針對長脈寬和短脈寬源信號的不同情況，提出了相應(yīng)的解決方案。

發(fā)表于：2/14/2017

晶體管場環(huán)終端技術(shù)的優(yōu)化設(shè)計及應(yīng)用[模擬設(shè)計][工業(yè)自動化]

主要研究晶體管中浮空場環(huán)的技術(shù)原理和設(shè)計優(yōu)化及其在實際應(yīng)用中對晶體管耐壓性能的影響。在實際產(chǎn)品版圖設(shè)計中采用了浮空場環(huán)設(shè)計并通過優(yōu)化場環(huán)間距來滿足晶體管的高耐壓要求,并通過Silvaco軟件進(jìn)行工藝和器件仿真。根據(jù)仿真結(jié)果及理論計算進(jìn)行浮空場環(huán)優(yōu)化設(shè)計，并通過實際流片驗證浮空場環(huán)對晶體管耐壓性能的提高效果。

發(fā)表于：2/14/2017

65 nm反相器單粒子瞬態(tài)脈寬分布的多峰值現(xiàn)象[模擬設(shè)計][其他]

基于65 nm工藝下單粒子瞬態(tài)脈寬檢測電路，在重離子輻照下，對目標(biāo)單元單粒子瞬態(tài)脈寬進(jìn)行了測試。針對實驗結(jié)果中單粒子瞬態(tài)脈寬分布出現(xiàn)多峰的現(xiàn)象進(jìn)行了分析。詳細(xì)對比了反相器多峰現(xiàn)象與LET值、溫度、閾值電壓間的關(guān)系。通過TCAD仿真分析了多峰現(xiàn)象的原因，即PMOS由于寄生雙極效應(yīng)，在高LET粒子攻擊下產(chǎn)生的瞬態(tài)脈沖脈寬大于粒子攻擊NMOS產(chǎn)生的瞬態(tài)脈沖脈寬。高溫條件會使得寄生雙極效應(yīng)更加嚴(yán)重，因此在高溫條件下脈寬分布的多峰現(xiàn)象更加明顯。

發(fā)表于：2/13/2017

4H-SiC MESFET特性對比及仿真[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

通過對雙凹柵結(jié)構(gòu)和階梯柵結(jié)構(gòu)4H-SiC MESFET的直流特性對比，得出階梯柵結(jié)構(gòu)的直流特性優(yōu)于雙凹柵結(jié)構(gòu)。對階梯柵結(jié)構(gòu)進(jìn)行極限化處理后，引出了坡形柵4H-SiC MESFET的結(jié)構(gòu)及其特征參數(shù)EPCG，通過仿真對比了坡形柵4H-SiC MESFET結(jié)構(gòu)EPCG分別為1/4柵、1/2柵、3/4柵和全柵時的直流特性。結(jié)果表明，當(dāng)EPCG為1/2柵時，最大飽和漏電流取得最大值，在VG=0 V、VDS=40 V的條件下達(dá)到了545 mA；當(dāng)EPCG為1/4柵、3/4柵和全柵時，最大飽和漏電流均不如EPCG為1/2柵時取得的最大值。

發(fā)表于：2/13/2017

經(jīng)典常用的單片機(jī)c程序[嵌入式技術(shù)][工業(yè)自動化]

經(jīng)典常用的單片機(jī)c程序

發(fā)表于：2/13/2017

高溫存儲下不同成分Sn-Pb凸點可靠性研究[模擬設(shè)計][工業(yè)自動化]

隨著我國集成電路封裝密度的不斷提高，引線鍵合方式已無法滿足需求，倒裝焊技術(shù)逐漸成為高密度封裝主流方向。高溫存儲對倒裝焊凸點的可靠性有著重大影響，界面化合物及晶粒形態(tài)均會發(fā)生顯著變化。以多種Sn-Pb凸點為研究對象，分析高溫存儲對凸點可靠性的影響，結(jié)果表明：10Sn90Pb凸點剪切強(qiáng)度波動幅度較?。籗n含量越高，高溫存儲后焊料界面處IMC層越厚，63Sn37Pb焊料界面IMC變化最為明顯；63Sn37Pb凸點IMC生長速度較快，晶粒粗化現(xiàn)象較為嚴(yán)重。

發(fā)表于：2/10/2017

16進(jìn)制轉(zhuǎn)換算成10進(jìn)制程序[嵌入式技術(shù)][工業(yè)自動化]

16進(jìn)制轉(zhuǎn)換算成10進(jìn)制程序

發(fā)表于：2/10/2017

時間同步技術(shù)與調(diào)度機(jī)制的研究[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

時間觸發(fā)以太網(wǎng)TTE以其高帶寬、高可靠性、高實時性、高兼容性并滿足未來航電系統(tǒng)的低重量、高可靠、易測試、低費效比、快速研發(fā)等特性而廣受國內(nèi)航天院所的重視。其關(guān)鍵是時間同步技術(shù)和TDMA調(diào)度機(jī)制，時間同步機(jī)制提供占用資源少、易實現(xiàn)、高可靠的時鐘同步，調(diào)度機(jī)制提供無沖突、高效的調(diào)度表。通過對時間同步技術(shù)和調(diào)度技術(shù)的原理進(jìn)行分析，提出時間同步和調(diào)度的實現(xiàn)方法并指出相關(guān)的影響因素和未來的發(fā)展方向。

發(fā)表于：2/8/2017

面向SAR雷達(dá)信號處理的異構(gòu)多核SoC研究[通信與網(wǎng)絡(luò)][航空航天]

首先介紹了目前星載SAR(合成孔徑雷達(dá)) 系統(tǒng)構(gòu)成，從中分析出開展高性能多核處理器的必要性和緊迫性。接下來介紹了正在研發(fā)的面向SAR雷達(dá)信號處理的異構(gòu)多核SoC，詳細(xì)介紹了芯片的系統(tǒng)結(jié)構(gòu)和片上網(wǎng)絡(luò)總線。芯片內(nèi)總線采用多層二維網(wǎng)格總線，每層總線內(nèi)部存在兩種傳遞模式：動態(tài)傳遞和靜態(tài)傳遞。動態(tài)面向數(shù)據(jù)包的靈活傳遞，靜態(tài)面向高速數(shù)據(jù)流傳遞。最后，在性能和功耗等方面與目前常用的數(shù)字信號處理器進(jìn)行了對比，并說明此異構(gòu)多核SoC對SAR雷達(dá)信號處理結(jié)果。

發(fā)表于：2/8/2017

基于CCSDS包路由的綜合電子遙控遙測信息流應(yīng)用[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

對基于CCSDS包路由的一種綜合電子系統(tǒng)架構(gòu)進(jìn)行了研究，并對這種架構(gòu)下的遙控遙測信息流的具體應(yīng)用進(jìn)行了介紹。提出綜合電子路由模塊對遙控包分層進(jìn)行逐次轉(zhuǎn)發(fā)的工程應(yīng)用。研究表明，該方式既保證了遙控遙測信息流轉(zhuǎn)的可靠和完整，也利于實現(xiàn)綜合電子模塊的標(biāo)準(zhǔn)化與通用化。

發(fā)表于：2/8/2017

基于瞬態(tài)熱仿真的宇航厚膜SSPC可靠性設(shè)計研究[模擬設(shè)計][航空航天]

以北京衛(wèi)星制造廠研制的某型宇航固態(tài)功率控制器（SSPC）為研究對象，簡述了產(chǎn)品的工作原理、熱設(shè)計、熱阻的理論計算；闡述了產(chǎn)品使用時“負(fù)載短路時開通”、“容性負(fù)載開通”、“開通后負(fù)載短路”3種極端瞬態(tài)工況，并針對此瞬態(tài)工況進(jìn)行了瞬態(tài)熱仿真分析，提取了MOS芯片在瞬態(tài)工況下達(dá)到的最高溫度及相關(guān)的熱態(tài)特性，據(jù)此優(yōu)化產(chǎn)品的設(shè)計，提高產(chǎn)品使用的可靠性。

發(fā)表于：2/8/2017

2.5 GS/s高速DAC陶瓷封裝協(xié)同設(shè)計[模擬設(shè)計][通信網(wǎng)絡(luò)]

隨著超大規(guī)模集成電路向著高密度、高頻方向發(fā)展，保證高速信號的可靠傳輸成為封裝電學(xué)設(shè)計中的關(guān)鍵。完成了一款轉(zhuǎn)換速率為2.5 GS/s的14 bit DAC陶瓷外殼封裝設(shè)計，利用芯片、封裝和PCB的協(xié)同設(shè)計，保證了關(guān)鍵差分信號路徑在2.5 GHz以內(nèi)插入損耗始終大于-0.8 dB，滿足了高速信號的傳輸要求；并結(jié)合系統(tǒng)為中心的協(xié)同設(shè)計和仿真，對從芯片bump到PCB的整個傳輸路徑進(jìn)行了仿真和優(yōu)化，有效降低了信號的傳輸損耗和供電系統(tǒng)的電源地阻抗。

發(fā)表于：2/8/2017