頭條 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新資訊 基于DVB-H标准的RS译码器算法与FPGA实现 介绍了符合DVB-H标准的RS(204，188)码的参数与译码算法，给出了一种用于求解关键方程的改进型无逆BM算法，使用Verilog语言完成了基于该算法的译码器设计与实现。测试结果表明，该译码系统性能优良，在节约硬件资源的同时满足了高速处理的需要。 發(fā)表于：2018/8/20 基于FPGA的双声传感器定位系统的设计 针对小体积声探测系统对阵元数量的要求，设计了基于FPGA的双声传感器定位系统。该定位系统利用两个声传感器接收的回波的声压和时延值进行联合定位，可以达到减小阵元数量的目的。同时，利用硬件描述语言和DSP Builder完成了整个系统的构建。仿真和实验结果表明，所设计的定位系统工作频率可以达到94.4 MHz，完成一次定位只需要52 μs，定位误差在1%之内。 發(fā)表于：2018/8/20 人工智能是怎样搅动芯片行业的 从计算的早期开始，人们就一直认为人工智能有朝一日会改变这个世界。几十年来，我们已经看到无数流行文化参考和未来主义思想家所描述的未来，但技术本身仍然难以捉摸。增量进步主要归功于边缘学术界和消费性企业研究部门。 發(fā)表于：2018/8/20 CCF CTC2018全景扫描 ：无人驾驶、人工智能等新型系统可靠性问题逐渐成热点 8月15日-17日，由 中国计算机学会（CCF）主办、CCF容错计算专业委员会和哈尔滨工业大学 共同承办的第十届中国测试学术会议（CTC 2018）在哈尔滨召开。本次会议与国际会议 International Test Conference in Asia 2018 (ITC-Asia)、International Workshop on Cross-layer Resiliency 2018 (IWCR) 联合举办。会议邀请了30多位 IEEE/ACM/CCF Fellow 等顶级专家以及企业代表携手 11 场大会特邀报告，7 个高端产业论坛，50 多场论坛特邀报告， 60 多场学术论坛报告，参会人数超过 500 人，是本年度国内测试、容错、可信度领域规模 最大、规格最高、影响最广的一次学术界盛会。 發(fā)表于：2018/8/20 入门 | 什么是自注意力机制？ 注意力机制模仿了生物观察行为的内部过程，即一种将内部经验和外部感觉对齐从而增加部分区域的观察精细度的机制。注意力机制可以快速提取稀疏数据的重要特征，因而被广泛用于自然语言处理任务，特别是机器翻译。 發(fā)表于：2018/8/20 鸡生蛋与蛋生鸡，纵览神经架构搜索方法 从谷歌渐进式的架构搜索到 CMU 的可微架构搜索，利用神经网络自动搭建不同的神经网络架构已经受到广泛的关注。最近弗莱堡大学的研究者发表了一篇论文纵览不同的神经架构搜索方法，他们从神经网络的搜索空间、搜索策略以及性能评估策略等三个方向探讨了不同的思路与方法。 發(fā)表于：2018/8/20 一种乘同余伪随机序列快速实现的FPGA设计 针对一类乘同余运算，提出了一种快速算法。采用1个32位乘法、2个32位加法、少量移位操作和1个最高位分离操作方法，避免了连续减法和除法运算。采用硬件语言设计了快速算法。在此算法的基础上，设计了基于FPGA的伪随机序列发生器。 發(fā)表于：2018/8/20 基于FPGA的相关干涉仪算法的研究与实现 提出一种利用FPGA实现相关干涉仪测向算法的方法，给出了测向系统的结构和组成框图，并详细介绍了FPGA内部模块的划分及设计流程，最后结合实际设计出一种实现方案，并讨论了该方案在宽带测向中较原有实现方式的优势。为了使算法更适于FPGA实现，提出了一种新的相位样本选取方法，并仿真验证了该方法与传统方法的等效性。 發(fā)表于：2018/8/20 为什么说特斯拉造芯片，一般企业学不得？ 特斯拉于8月初发布了Q2财报，虽然Q2的净亏损额是去年同期的两倍还多，但令投资者惊喜的是，该公司的季度总营收40.02亿美元，较去年同期增长43%，超出分析师预期。同样重磅的消息是在财报发布后的电话会议中，马斯克宣布特斯拉自己研发的自动驾驶芯片“Hardware 3”未来将在Model 3、Model S和Model X等车型中使用。 發(fā)表于：2018/8/19 以FPGA为基础设计全数字锁相环 随着数字时代的到来，越来越多的领域采用集成电路来设计电路，FPGA/CPLD等EDA设计更为广大硬件工程师所接受。其模块化设计为设计人员带来了很多方便，节约了系统的开发时间，使设计人员只需要调用这些模块或者IP核，然后组合起来就可以实现一个简单的功能。全数字锁相环（DPLL）就是其中一个典型的例子。然而DPLL在应用时存在很多缺陷，例如锁相时间长、捕捉带窄等。为了避免这些缺点，本文设计了一种全新的相位跟踪倍频系统，有效地改善了DPLL的这些指标，并在项目中得到了良好的应用。 發(fā)表于：2018/8/18 <…83848586878889909192…>
