頭條 開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化 隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。 然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。 最新資訊 The MathWorks 宣布推出其 MATLAB、Simulink 和 PolySpace 產(chǎn)品系列的2009a 版本 新器件,站點(diǎn)首頁,芯片,EDA及可編程 發(fā)表于：5/25/2009 賽靈思聯(lián)手北工大共建教育部人才培養(yǎng)模式創(chuàng)新實(shí)驗(yàn)區(qū) 廠商新聞,站點(diǎn)首頁,資訊,EDA及可編程 發(fā)表于：5/25/2009 基于FPGA的數(shù)字下變頻設(shè)計(jì)與實(shí)現(xiàn) 技術(shù)論文,站點(diǎn)首頁,技術(shù),網(wǎng)絡(luò)與通信,EDA及可編程 發(fā)表于：5/25/2009 Cadence、Virutech將指標(biāo)導(dǎo)向型驗(yàn)證擴(kuò)展到虛擬系統(tǒng)開發(fā) 廠商新聞,站點(diǎn)首頁,資訊,EDA及可編程 發(fā)表于：5/25/2009 FPGA行業(yè)引爆點(diǎn) 賽靈思人才先行 5月22日，“北工大---賽靈思軟件工程（嵌入式系統(tǒng)方向）應(yīng)用人才聯(lián)合培養(yǎng)模式創(chuàng)新實(shí)驗(yàn)區(qū)”開園儀式在北京工業(yè)大學(xué)逸夫圖書館舉行，賽靈思 “第二屆開放源碼硬件及嵌入式大賽”開幕儀式及國際學(xué)術(shù)交流活動(dòng)同期舉行。 發(fā)表于：5/25/2009 開源硬件大賽戰(zhàn)鼓擂動(dòng) 海峽兩岸同臺(tái)競(jìng)技 5月22日，賽靈思“第二屆開放源碼硬件及嵌入式大賽”開幕儀式與“北工大---賽靈思軟件工程（嵌入式系統(tǒng)方向）應(yīng)用人才聯(lián)合培養(yǎng)模式創(chuàng)新實(shí)驗(yàn)區(qū)”開園儀式同期舉行，由北京工業(yè)大學(xué)副校長(zhǎng)蔣毅堅(jiān)和賽靈思大學(xué)計(jì)劃中國區(qū)經(jīng)理謝凱年博士一起擂響戰(zhàn)鼓。 發(fā)表于：5/25/2009 基于FPGA的三相PWM發(fā)生器 技術(shù)論文,站點(diǎn)首頁,技術(shù),EDA及可編程 發(fā)表于：5/20/2009 基于DSP和CPLD開發(fā)容性設(shè)備介損在線監(jiān)測(cè)終端 為了在完成數(shù)據(jù)采集的同時(shí)還能進(jìn)行各種處理和控制，設(shè)計(jì)開發(fā)了一種基于DSP和CPLD技術(shù)的高壓容性設(shè)備介損在線監(jiān)測(cè)終端。闡述了該終端中高速A/D轉(zhuǎn)換電路與 DSP接口電路、鎖相倍頻電路及其他通訊接口電路的具體實(shí)現(xiàn)方法，以及基于DSP采用優(yōu)化的傅里葉變換求取介質(zhì)損失角正切(tgδ)的方法。經(jīng)試驗(yàn)表明，系統(tǒng)工作穩(wěn)定可靠。 發(fā)表于：5/20/2009 基于超大規(guī)模FPGA的FFT設(shè)計(jì)與實(shí)現(xiàn) 技術(shù)論文,站點(diǎn)首頁,技術(shù),網(wǎng)絡(luò)與通信,EDA及可編程 發(fā)表于：5/20/2009 Altera發(fā)售Arria II GX FPGA：面向3-Gbps應(yīng)用的高性能、低成本收發(fā)器FPGA 最新資訊,站點(diǎn)首頁,資訊,EDA及可編程 發(fā)表于：5/20/2009 ?…516517518519520521522523524525…?
