頭條 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新資訊 第三届OpenHW开放源码硬件与嵌入式大赛决赛专题报告及往届回顾 由中国电子学会主办，美国赛灵思公司和北京工业大学共同承办的第三届OpenHW开源硬件与嵌入式大赛总决赛于今天在北京工业大学隆重举行。 發(fā)表于：2012/6/18 基于FPGA的高性能视频信号采集系统设计与实现 介绍了一种基于FPGA的高性能视频信号采集与显示系统的硬件设计与实现，模数转换系统采用高性能的A/D采集电路，通过高速的FPGA控制，将采集到的数据进行处理后，通过系统中的PCI接口传输给监控系统以供显示、监控等功能的实现。本模块已经投入运行，性能稳定。 發(fā)表于：2012/6/15 基于FPGA的RCN226绝对式编码器通信接口设计 光电码盘是一种基本的位置、速度检测反馈单元，非常广泛地应用于变频器、直流伺服、交流伺服等系统的闭环控制中。为了减小体积，绝对式编码器一般采用串行通信方式输出绝对编码，针对伺服电机控制等高端场合，为了满足快速的电流环、速度环、位置环的控制需要，编码输出的速度又应该非常快，这些不利因素都对绝对式编码的接收增加了难度。 發(fā)表于：2012/6/15 Xilinx在2012年WED和下一代光网络大会上展示其 All Programmable OTN 解决方案 All Programmable技术和器件的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）将在摩纳哥举行的2012 年WDM 和下一代光网络大会上展示了其针对电信级光网络的All Programmable 技术的优势，其中重点演示支持下一代（CFP2）光学模块并采用28 Gbps 收发器的赛灵思28nm Virtex®-7 HT FPGA、用于100G光传输网络(OTN) 的可编程解决方案，以及10G到28G高速串行应用等。 發(fā)表于：2012/6/15 意法半导体委托GLOBALFOUNDRIES代工最先进的28纳米和20纳米 FD-SOI芯片，为客户带来双重货源供应保障 意法半导体（STMicroelectronics）宣布，引领全球半导体技术升级的半导体代工厂商GLOBALFOUNDRIES将采用意法半导体专有的FD-SOI（Fully Depleted Silicon-on-Insulator，全耗尽绝缘体上硅）技术为意法半导体制造28纳米和20纳米芯片。当今的消费者对智能手机和平板电脑的期望越来越高，要求既能处理精美的图片，支持多媒体和高速宽带上网功能，同时又不能牺牲电池寿命。在设备厂商满足消费者这些需求的努力中，意法半导体的FD-SOI芯片的量产和上市将起到至关重要的作用。 發(fā)表于：2012/6/14 XC3S400AN：数字ADC音频评估方案 Stellamar公司的数字ADC采用Xilinx公司的XC3S400ANFPGA。特点有：平均功耗低50%，面积低50%，非常低的工作电压，高达14位的有效位，14位500Hz的SNR为90dB，数字典输出，数字测试，过采样，不会丢失码，极低的失调漂移，能用在苛刻的环境。目标应用在语音、消费类和工业中的传感器，低功率手提设备以及军事，空间和航空航天。 發(fā)表于：2012/6/13 Altera业界成熟可靠的Quartus II软件编译时间缩短了4倍；扩展支持28-nm FPGA Altera公司(Nasdaq: ALTR)今天发布业界成熟可靠的最新版Quartus® II开发软件——对于FPGA设计，性能和效能在业界首屈一指的软件。Quartus II软件12.0版进一步提高了用户的效能和性能优势，例如，对于高性能28-nm设计，编译时间缩短了4倍。其他更新包括扩展28-nm器件支持，初次支持Altera SoC FPGA，增强Qsys系统集成和DSP Builder工具，以及经过改进的知识产权(IP)内核等。 發(fā)表于：2012/6/13 u-blox采用GLOBALFOUNDRIES 65纳米LPe RF制程技术，推出GPS/GNSS SoC方案 瑞士定位及无线模块和芯片供应商u-blox（SIX：UBXN）和GLOBALFOUNDRIES今天共同宣布：基于GLOBALFOUNDRIES 先进的65纳米低功耗强化型（LPe）RF制程技术平台的u-blox 7全球定位系统/全球导航卫星系统片上系统（GPS/GNSSSoC）已经开始供货。 發(fā)表于：2012/6/11 混合型判决反馈均衡器设计与FPGA实现 针对1000BASE-T中的均衡解码结构，从信噪比与误码率、速度及硬件复杂度等方面比较了该判决反馈均衡解码器的几种形式，并设计了一种满足速度与误码率要求而硬件复杂度更低的混合型结构，该结构将部分残留后馈干扰级数移除，同时应用流水线及重定时技术优化其性能。 發(fā)表于：2012/6/7 SM3算法的FPGA设计与实现 在分析SM3算法的基础上详细介绍了目前Hash函数的4种硬件实现策略，同时给出了迭代方式和基于充分利用时钟周期的循环展开方式下的FPGA实现。该循环展开方式有效地减少了一半的工作时钟数和11%的运算时间，吞吐量提高了11%，且占用的硬件资源较少。 發(fā)表于：2012/6/7 <…280281282283284285286287288289…>
