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MathWorks 發(fā)布 2013b 版 MATLAB 和 Simulink 產(chǎn)品系列

MathWorks 近日宣布發(fā)布2013b 版 (R2013b) 的MATLAB 和 Simulink 產(chǎn)品系列。在 R2013b 版的 MATLAB 和 Simulink 中不僅新增了分析、設(shè)計(jì)、代碼生成和實(shí)現(xiàn)以及其他功能，同時(shí)該版本還新添了兩款 Polyspace 產(chǎn)品以及其他 79 款產(chǎn)品的更新。

發(fā)表于：2013/9/11

MathWorks 引入兩款 Polyspace 代碼驗(yàn)證新產(chǎn)品

MathWorks 近日宣布引入兩款新的代碼驗(yàn)證工具以擴(kuò)充其 Polyspace 產(chǎn)品系列：Polyspace Code Prover 和 Polyspace Bug Finder。此外，公司還于同時(shí)宣布推出 2013b 版。新增的這兩款產(chǎn)品提供了端到端軟件驗(yàn)證功能，供早期開(kāi)發(fā)階段使用，其中涵蓋了查找缺陷、檢查代碼規(guī)則以及證明不存在運(yùn)行時(shí)錯(cuò)誤。由此便可確保嵌入式軟件的穩(wěn)健性，使其能夠以最高級(jí)別的質(zhì)量和安全性運(yùn)行。

發(fā)表于：2013/9/11

中芯國(guó)際采用Cadence數(shù)字流程新增高級(jí)功能，以節(jié)省面積、降低功耗和提高性能

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（NASDAQ: CDNS) 與中芯國(guó)際集成電路制造有限公司（“中芯國(guó)際”，紐約證券交易所：SMI ，香港聯(lián)交所：981），中國(guó)內(nèi)地規(guī)模最大、技術(shù)最先進(jìn)的集成電路晶圓代工企業(yè)，今日共同宣布中芯國(guó)際已采用Cadence® 數(shù)字工具流程，應(yīng)用于其新款SMIC Reference Flow 5.1，一款為低功耗設(shè)計(jì)的完整的RTL-GDSII 數(shù)字流程。Cadence流程結(jié)合了先進(jìn)功能，以幫助客戶為40納米芯片設(shè)計(jì)提高功率、性能和面積。流程中使用的Cadence工具有：RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power、Cadence QRC Extraction、TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。

發(fā)表于：2013/9/5

華力微電子基于Cadence公司Encounter 數(shù)字技術(shù)開(kāi)發(fā)55納米平臺(tái)的參考設(shè)計(jì)流程

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（NASDAQ:CDNS）與上海華力微電子有限公司，今天共同宣布華力微電子基于Cadence ® Encounter® 數(shù)字技術(shù)交付出55納米平臺(tái)的參考設(shè)計(jì)流程。從現(xiàn)在起，華力微電子首次在其已建立的55 納米工藝平臺(tái)上實(shí)現(xiàn)了從RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結(jié)果。

發(fā)表于：2013/8/16

Altium將原生3D PCB的ECAD與MCAD集成提升到新高度

智能系統(tǒng)設(shè)計(jì)自動(dòng)化的全球領(lǐng)導(dǎo)者及3D PCB 設(shè)計(jì)解決方案（Altium Designer）和嵌入軟件開(kāi)發(fā)（TASKING）供應(yīng)商Altium有限公司近日宣布與Desktop EDA公司合作，面向設(shè)計(jì)人員推出先進(jìn)的ECAD與MCAD集成。增加了新功能的Desktop EDA Solidworks Modeler與IDF Modelers應(yīng)用目前已經(jīng)可以通過(guò)Altium Designer獲取和使用。

發(fā)表于：2013/8/15

意法半導(dǎo)體(ST)、ARM和Cadence聯(lián)合向Accellera 系統(tǒng)促進(jìn)會(huì)提交三個(gè)新方案，旨在提高不同工具模型之間的互通性

意法半導(dǎo)體、ARM和Cadence Design Systems公司天宣布，三方已向Accellera系統(tǒng)促進(jìn)會(huì)（Accellera Systems Initiative）的SystemC語(yǔ)言工作組提交了三個(gè)新的技術(shù)方案。此次三方合作將進(jìn)一步提高不同模型工具之間的互通性，滿足電子系統(tǒng)級(jí)層級(jí)(ESL ，Electronic System-Level)設(shè)計(jì)的要求。

發(fā)表于：2013/8/5

一種帶AGC功能的RGC輸入前置放大器設(shè)計(jì)

基于標(biāo)準(zhǔn)CMOS 0.18 μm工藝，設(shè)計(jì)了一種帶AGC功能的光接收機(jī)RGC輸入前置放大器。該放大器采用電壓并聯(lián)負(fù)反饋結(jié)構(gòu)；輸入級(jí)采用RGC結(jié)構(gòu)以拓展帶寬，從而解決了寬帶寬與高跨阻之間的矛盾；輸出級(jí)接入單端轉(zhuǎn)差分結(jié)構(gòu)，使輸出的信號(hào)能直接輸入到后續(xù)的主放大器中；嵌入自動(dòng)增益控制技術(shù)AGC，以解決輸入動(dòng)態(tài)范圍與高跨阻、低噪聲之間的矛盾。同時(shí)，選用SIMC 0.18 μm工藝庫(kù)進(jìn)行了模擬仿真。結(jié)果顯示，當(dāng)光接收機(jī)輸入光功率為-10 dBm、電源電壓為1.8 V、光檢測(cè)器的寄生電容為0.5 pF時(shí)，此放大器具有良好的等效電流輸入曲線和幅頻特性。

發(fā)表于：2013/8/2

一種12位500 MS/s分段型電流舵DAC的設(shè)計(jì)

基于TSMC 0.18 μm CMOS工藝，采用分段型電流舵結(jié)構(gòu)，設(shè)計(jì)了一種基于3.3 V模擬電源電壓、1.8 V數(shù)字電源電壓的12位500 MS/s的D/A轉(zhuǎn)換器。仿真結(jié)果顯示，在采樣率為500 MS/s、輸入信號(hào)分別為70 MHz和240 MHz時(shí)，D/A轉(zhuǎn)化器的SFDR分別為89.9 dBc和77.6 dBc。

發(fā)表于：2013/7/8

一種采用CMOS 0.18μm制造的帶EBG結(jié)構(gòu)小型化的片上天線

采用標(biāo)準(zhǔn)0．18μmCMOS工藝設(shè)計(jì)制造了一種帶EBG(電磁帶隙)結(jié)構(gòu)的小型化片上天線。該片上天線由一根長(zhǎng)1．6nm的偶極子天線以及一對(duì)一維的尺寸為240μm×340μmEBG結(jié)構(gòu)構(gòu)成。分別對(duì)該EBG結(jié)構(gòu)以及片上天線的S11及S21進(jìn)行了仿真和測(cè)試，結(jié)果表明該片上天線工作在20CHz，具有小型化的性能，同時(shí)具備三次諧波抑制的功能。

發(fā)表于：2013/3/29

一種新型的超寬帶天線的研究

提出了一種微帶饋電的超寬帶天線。該天線印刷在覆銅介質(zhì)基板上，介質(zhì)基板尺寸為30 mm×35 mm×1.5 mm，材料是介電常數(shù)為4.4 的FR4介質(zhì)。利用仿真軟件HFSS對(duì)天線參數(shù)進(jìn)行仿真和優(yōu)化。通過(guò)在微帶面上開(kāi)縫，可實(shí)現(xiàn)天線頻帶寬度(S11<-10 dB)2.5 GHz~11.5 GHz，相對(duì)帶寬達(dá)128%。結(jié)果表明，該天線不僅滿足超寬帶要求，而且結(jié)構(gòu)簡(jiǎn)單，體積小，適合在UWB通信中應(yīng)用。

發(fā)表于：2013/3/15

Altium 推出Altium Designer 2013

智能系統(tǒng)設(shè)計(jì)自動(dòng)化的全球領(lǐng)導(dǎo)者及3D PCB 設(shè)計(jì)（Altium Designer）和嵌入軟件開(kāi)發(fā)（TASKING）解決方案供應(yīng)商Altium有限公司近日宣布推出Altium Designer 2013。

發(fā)表于：2013/2/26

基于憶阻器的矩形波信號(hào)發(fā)生器

利用憶阻器獨(dú)特的電路學(xué)性質(zhì)，設(shè)計(jì)了一個(gè)基于憶阻器的新型矩形波信號(hào)發(fā)生器。電路中不含有分立的電容元件，輸出波形頻率和幅值精確可調(diào)。用PSPICE進(jìn)行仿真分析，仿真結(jié)果驗(yàn)證了該方案的有效性。

發(fā)表于：2013/1/11

WBAN中Δ-Σ調(diào)制器的設(shè)計(jì)及納米級(jí)實(shí)現(xiàn)

基于15 bit字長(zhǎng)累加器和預(yù)設(shè)LSB噪聲抑制技術(shù)，在90 nm CMOS工藝下對(duì)MASH 結(jié)構(gòu)Δ-Σ調(diào)制器進(jìn)行了優(yōu)化設(shè)計(jì)和實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的Δ-Σ調(diào)制器能夠在噪聲抑制性能、器件尺寸及功耗上達(dá)到最優(yōu)化的平衡，器件尺寸僅為40.5 μm×45 μm，功耗僅為34 μW，滿足無(wú)線人體局域網(wǎng)器件微型化和超低功耗的嚴(yán)格要求。作為階段性研究，實(shí)驗(yàn)結(jié)果為下一步無(wú)線收發(fā)器的設(shè)計(jì)提供了重要的理論及設(shè)計(jì)參考。

發(fā)表于：2013/1/6

SuVolta在IDEM會(huì)議上發(fā)布DDC技術(shù)的電路級(jí)性能與功耗優(yōu)勢(shì)

致力于開(kāi)發(fā)低功耗CMOS技術(shù)的公司SuVolta今日發(fā)布了一項(xiàng)旨在展示其DDC(深度耗盡通道，Deeply Depleted Channel?)技術(shù)在性能和功耗方面優(yōu)勢(shì)的測(cè)試結(jié)果。該結(jié)果來(lái)自于采用SuVolta PowerShrink?低功耗CMOS平臺(tái)設(shè)計(jì)、并由富士通半導(dǎo)體有限公司的65納米低功耗工藝制造的模擬及數(shù)字電路。SuVolta與富士通半導(dǎo)體在12月10日舊金山開(kāi)幕的IEDM會(huì)議上發(fā)表的文章中將公布這項(xiàng)成果。

發(fā)表于：2012/12/11

MATHWORKS 通過(guò)基于模型的設(shè)計(jì)為 DO-178C 提供支持

MathWorks今日宣布，從Release 2012b (R2012b) 起，使用DO Qualification Kit 的工程師們可以鑒定 Simulink和 Polyspace 驗(yàn)證工具是否符合DO-178C 及其補(bǔ)充標(biāo)準(zhǔn)（包括DO-331）。這項(xiàng)針對(duì)DO-178C 的支持現(xiàn)在為項(xiàng)目經(jīng)理和認(rèn)證機(jī)構(gòu)提供了一種全球適用的標(biāo)準(zhǔn)化方法和框架，以采用基于模型的設(shè)計(jì)并加快嵌入式系統(tǒng)的認(rèn)證。

發(fā)表于：2012/12/11