0 引言
    隨著科學(xué)技術(shù)的飛速發(fā)展，在軍事、航空航天和測試及測量等領(lǐng)域，人們對數(shù)據(jù)采集系統(tǒng)的采樣精度、采樣率和存儲(chǔ)量等指標(biāo)提出了更高的要求。傳統(tǒng)的采集器件使用起來很不方便，其局限性非常明顯，顯然已經(jīng)不能適應(yīng)現(xiàn)代技術(shù)發(fā)展的需要。目前，隨著集成電路技術(shù)的進(jìn)步，大規(guī)模和超大規(guī)模的可編程邏輯器件在實(shí)際系統(tǒng)設(shè)計(jì)中得到廣泛的應(yīng)用。由于其集成度高、功耗低、設(shè)計(jì)靈活、效率高等優(yōu)勢，同時(shí)器件具有用戶可編程特性，可大大縮短系統(tǒng)設(shè)計(jì)周期，減少設(shè)計(jì)費(fèi)用，降低風(fēng)險(xiǎn)投入，而且部分器件還具有在線可編程的能力。
    在此介紹一種雷達(dá)中／視頻數(shù)據(jù)采集記錄系統(tǒng)，它的核心技術(shù)是利用高速可編程邏輯門陣列FPGA對雷達(dá)目標(biāo)回波進(jìn)行高速實(shí)時(shí)采集，并將持續(xù)采集來的信號數(shù)據(jù)記錄在計(jì)算機(jī)硬盤上，以供后續(xù)數(shù)據(jù)處理需要。本系統(tǒng)的特點(diǎn)是：小型化，便于攜帶，連接方便，操作簡單，記錄時(shí)間長，采樣率高，數(shù)據(jù)傳輸率高，動(dòng)態(tài)范圍大(12位A／D分辨率)，并采用正交雙通道采集方式，完全符合高速大容量雷達(dá)信號采集記錄的需要。

1 系統(tǒng)組成與工作原理
    系統(tǒng)主要由計(jì)算機(jī)和系統(tǒng)采集硬件組成，系統(tǒng)采集硬件由一塊帶有雙路高速A／D和USB接口電路的底板和一塊帶有FPGA的核心板組成。雷達(dá)數(shù)據(jù)采集記錄系統(tǒng)的工作流程如圖1所示。

    系統(tǒng)以臺(tái)式PC作為采集主控設(shè)備，雷達(dá)中／視頻回波信號經(jīng)A／D轉(zhuǎn)換器進(jìn)行模數(shù)轉(zhuǎn)換，再由FPGA控制的核心采集模塊來完成數(shù)據(jù)的采集量化，采集模塊可以根據(jù)來自雷達(dá)系統(tǒng)的時(shí)鐘、同步觸發(fā)信號來控制對雷達(dá)回波信號的采集，然后將采集到的數(shù)據(jù)通過緩沖模塊送給USB，USB接口將數(shù)據(jù)打包傳送到臺(tái)式電腦的硬盤上以供顯示和處理使用。
    FPGA與上位機(jī)間的數(shù)據(jù)交換是實(shí)現(xiàn)系統(tǒng)功能的重要一環(huán)。一方面，F(xiàn)PGA在完成對采集數(shù)據(jù)的抽取和緩沖后，采用高速的USB 2．0傳輸方式將數(shù)據(jù)實(shí)時(shí)地傳輸給上位機(jī)，使數(shù)據(jù)處理能夠順序進(jìn)行；另一方面，數(shù)據(jù)采集模塊的某些參數(shù)由上位機(jī)控制面板設(shè)置后經(jīng)總線傳送給FP-GA。

2 硬件電路板設(shè)計(jì)
    在本系統(tǒng)中，F(xiàn)PGA核心板擔(dān)負(fù)著數(shù)據(jù)存儲(chǔ)，數(shù)據(jù)傳輸控制的任務(wù)，是本系統(tǒng)最為關(guān)鍵的部分，綜合考慮系統(tǒng)資源和FPGA價(jià)格，選擇Xi-linx公司的Spartan-Ⅱ系列XC2S200芯片較為適宜，由電源轉(zhuǎn)換芯片LT1764為FPGA提供穩(wěn)定的電源電壓。其最小系統(tǒng)框圖如圖2所示。

    XC2S200是推出的性價(jià)比更好的Spartan-Ⅱ系列FPGA產(chǎn)品中的一款，有著成熟的Virtex-E架構(gòu)，內(nèi)核電壓采用1．8 V，系統(tǒng)性能可達(dá)到200 MHz,系統(tǒng)門數(shù)為200 000系統(tǒng)門，內(nèi)部包括適量的分塊RAM(Block-RAM)。該芯片支持豐富的接口標(biāo)準(zhǔn)。本系統(tǒng)采用ADI公司的AD9224為A／D轉(zhuǎn)換芯片，完成雙路A／D采樣功能。其采樣頻率為40 MHz，采用位數(shù)達(dá)12位，片內(nèi)集成高性能的采樣保持放大器和參考電壓源，具有糾正錯(cuò)誤輸出的邏輯功能，精確提供了在40 MSPS采樣率下12位的輸出數(shù)據(jù)，保證在完全可以運(yùn)作的溫度范圍內(nèi)無漏碼。
    高速的數(shù)據(jù)采集速度是保證數(shù)據(jù)采集精度的標(biāo)準(zhǔn)，但往往在數(shù)據(jù)處理時(shí)并不需要以同樣的速度來進(jìn)行，否則對硬件的需求太高，成本也較高。這里采用同步FIFO、SRAM、異步FIFO相結(jié)合的方法實(shí)現(xiàn)了對采集數(shù)據(jù)的緩沖處理。同時(shí)，由于數(shù)據(jù)的傳輸速度大于AD的采樣速度，保證了采集的數(shù)據(jù)在傳輸時(shí)無遺漏。

3 軟件設(shè)計(jì)
3．1 FPGA程序設(shè)計(jì)
    本系統(tǒng)采用了同步FIFO A、異步FIFO B和緩沖SRAM相結(jié)合的設(shè)計(jì)方法，共同構(gòu)成本系統(tǒng)的數(shù)據(jù)緩沖模塊。整個(gè)系統(tǒng)的詳細(xì)設(shè)計(jì)流程如圖3所示。

3．1．1 數(shù)據(jù)采集模塊設(shè)計(jì)
    雷達(dá)信號采集技術(shù)中，采集時(shí)序控制與實(shí)時(shí)數(shù)據(jù)傳輸是關(guān)鍵也是技術(shù)的難點(diǎn)所在。為保證采集的連續(xù)性，設(shè)計(jì)中采用了FPGA內(nèi)部雙FIFO的緩沖技術(shù)、外置專用緩沖芯片技術(shù)與計(jì)算機(jī)公用緩沖區(qū)環(huán)行存儲(chǔ)技術(shù)。該模塊的詳細(xì)軟件設(shè)計(jì)流程如圖4所示。
3．1．2 數(shù)據(jù)緩沖模塊設(shè)計(jì)
    數(shù)據(jù)緩沖模塊設(shè)計(jì)了同步FIFO A和異步FIFO B。其中FIFO A的一端接收A／D轉(zhuǎn)換數(shù)據(jù)，另一端將數(shù)據(jù)傳輸給外部SRAM；FIFO B的一端接收SRAM的數(shù)據(jù)，另一端將數(shù)據(jù)傳輸給USB單片機(jī)的FIFO。
3．1．3 測頻模塊設(shè)計(jì)
    基于傳統(tǒng)測頻原理的頻率計(jì)的測量精度將隨被測信號頻率的下降而降低，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測量精度，而且在整個(gè)頻率區(qū)域能保持恒定的測量精度。綜合考慮，本系統(tǒng)采用等精度頻率計(jì)的測量方法。其基本流程圖如圖5所示。

3．1．4 測電壓模塊設(shè)計(jì)
    采集信號經(jīng)A／D變換器量化編碼以后，可以根據(jù)量化得到的結(jié)果進(jìn)行信號幅度值的計(jì)算。同時(shí)考慮到采集到的信號尤其是正弦波、三角波等信號在測量時(shí)會(huì)發(fā)生抖動(dòng)，所以在進(jìn)行電壓測量時(shí)，采用了取平均值和對信號進(jìn)行平滑處理相結(jié)合的方法提高測電壓的精度，設(shè)計(jì)實(shí)現(xiàn)對信號峰峰值、平均值的測量。
3．2 應(yīng)用程序設(shè)計(jì)
    在設(shè)計(jì)上，當(dāng)USB驅(qū)動(dòng)程序安裝好以后，應(yīng)用程序調(diào)用線程獲取該設(shè)備的有效句柄，進(jìn)而就可以與WDM進(jìn)行通信。接口數(shù)據(jù)格式的定義我們采用結(jié)構(gòu)數(shù)據(jù)包的形式，首先設(shè)計(jì)一個(gè)C語言的結(jié)構(gòu)，把要進(jìn)行通信的參數(shù)按照與VHDL語言相同的順序排列，然后在USB通信協(xié)議上，對這些參數(shù)進(jìn)行數(shù)據(jù)包格式的設(shè)定。設(shè)計(jì)采集數(shù)據(jù)的存放問題時(shí)，我們調(diào)用線程把傳送來的數(shù)據(jù)數(shù)組按照“*．dat”的數(shù)據(jù)格式進(jìn)行存儲(chǔ)，在回放顯示時(shí)，把數(shù)據(jù)從“*．dat”中讀到預(yù)定義的數(shù)組中進(jìn)行調(diào)用，整個(gè)應(yīng)用程序的設(shè)計(jì)流程如圖6所示。
    設(shè)計(jì)虛擬儀器的主要工作就是編寫應(yīng)用軟件，在此采用Visual C++進(jìn)行了控制面板的設(shè)計(jì)?？紤]到信號參數(shù)的設(shè)置把面板分為2大部分：采集參數(shù)設(shè)定部分和顯示控制部分，其中，前者的主要功能是把參數(shù)傳到硬件核心處理部分。而后者的主要功能是負(fù)責(zé)面板上NTGraph控件顯示參數(shù)的設(shè)置，應(yīng)用程序控制及顯示面板如圖7所示。

4 系統(tǒng)調(diào)試和測試
    在完成了系統(tǒng)的硬件設(shè)計(jì)和軟件設(shè)計(jì)以后，需要進(jìn)行綜合調(diào)試和測試。通過調(diào)試，不斷優(yōu)化程序代碼，對程序中的問題及時(shí)更正修改，使系統(tǒng)的性能得以提高，工作狀態(tài)更加穩(wěn)定。測試的過程中可以修正電路中元器件的參數(shù)等，以免理論分析與實(shí)際狀態(tài)的差距引起系統(tǒng)的參數(shù)不符合要求。目前，本系統(tǒng)可以實(shí)現(xiàn)對多種型號的雷達(dá)進(jìn)行實(shí)際外場數(shù)據(jù)采集。圖8，圖9分別為本系統(tǒng)采集到的某部岸基對海警戒雷達(dá)(全相參脈沖壓縮體制)的單路中頻(未經(jīng)脈沖壓縮處理)和雙路正交視頻(經(jīng)過脈沖壓縮處理)回波信號。

    實(shí)驗(yàn)表明該系統(tǒng)完全滿足所提出的指標(biāo)要求，能夠做到大容量高速連續(xù)采集，而且穩(wěn)定可靠，采集所得到的數(shù)據(jù)可以滿足信號處理和目標(biāo)識別的要求。

5 結(jié)語
    研究了雷達(dá)中／視頻數(shù)據(jù)采集與回放系統(tǒng)的總體方案，即由信號調(diào)理模塊、核心采集模塊、緩沖模塊、傳輸模塊和應(yīng)用程序顯示模塊組成。FPGA與上位機(jī)間的數(shù)據(jù)交換通過USB 2．0接口實(shí)現(xiàn)，并運(yùn)用虛擬技術(shù)，采用了Visual C++語言設(shè)計(jì)系統(tǒng)的計(jì)算機(jī)實(shí)時(shí)顯示界面。設(shè)計(jì)中運(yùn)用硬件描述語言對FPGA進(jìn)行編程，在完成了對輸入信號的采集和記錄的同時(shí)，實(shí)現(xiàn)了對輸入信號的防抖動(dòng)、過零檢測、等精度測頻及電壓最值、峰峰值和平均值的測量，使得該系統(tǒng)能對信號參數(shù)進(jìn)行準(zhǔn)確測量。該系統(tǒng)被封裝于一個(gè)小型的屏蔽盒內(nèi)，非常便于攜帶，可方便應(yīng)用于外場雷達(dá)的數(shù)據(jù)采集。