為了確保設計人員擁有合適的EDA工具來完成更先進節(jié)點的芯片設計，臺積電宣布了一系列針對其最先進工藝的 EDA 工具認證——包括從 3 納米節(jié)點到 3D IC集成。

隨著 N3E、N4P 和 3DFabric 工藝的發(fā)布，新的獨特設計要求進行新的認證，以確保同時滿足設計人員的系統(tǒng)要求和 TSMC 的工藝要求，從而縮短上市時間。

臺積電設計解決方案隨著時間的推移而發(fā)展,提供了越來越多的技術來滿足各種設計需求。圖片由臺積電提供。

在本文中，我們將簡述臺積電的先進工藝及其影響，然后對臺積電授予的認證以及這些認證如何幫助未來的設計人員的做一個簡要介紹。

保持進步

臺積電延續(xù)了晶體管更小、更密集的趨勢，此前已宣布其 最新的數(shù)字節(jié)點N3E 和 N4P，以使設計人員能夠跟上減小整體 IC 尺寸的步伐，為相同尺寸的晶圓上的附加功能創(chuàng)造更多空間。這兩個節(jié)點都是現(xiàn)有技術的擴展，但與原始節(jié)點相比提供了增強的性能。

N3E技術是一種 3 納米“增強型”技術，與以前的技術相比，在速度和功耗方面都有了顯著提高。此外，根據(jù)特征尺寸以自定義方式實施 FinFET的自由度允許在速度、面積和效率方面進行最佳權衡。

N3E 工藝變化提供給設計人員以提高性能與功耗。圖片由臺積電提供

N4P技術，4nm工藝，同樣是N4平臺的延伸。附加一個“P”表示性能，與 N5 平臺相比，N4P 工藝的性能提升 11%，比 N4 平臺提升 6%。N4P 平臺專為輕松從基于 5 nm 的設計遷移而構建，使設計人員能夠輕松地提高其設計的性能。

最后，為了避免 摩爾定律的終結，臺積電還為其 3DFabric 工藝授予了認證：該技術旨在將 IC 設計領域從主要的平面視角轉變?yōu)榱Ⅲw視角。使用 3DFabric，感興趣的設計人員可以為他們的項目添加另一個維度，允許使用 TSMC 的 硅堆疊和先進封裝技術進行更廣泛的集成，同時保持目標板上相同的占用面積。

為設計找到合適的EDA

盡管一些工程師可能相信他們設計電路的能力，但我們確實需要某種自動化或仿真來驗證復雜的設計。為了確保 EDA 工具不僅滿足設計人員的需求，而且滿足工藝流程的需要，臺積電成立 了 EDA 聯(lián)盟，直接與 EDA 工具供應商合作。

EDA聯(lián)盟共有16個合作伙伴，包括Cadence、Siemens、Ansys和Synopsys。這些小組中的每一個都提供了與 TSMC 工藝兼容的 EDA 工具，范圍從 物理驗證到 時序和 power signoff。為了確保兼容性并縮短上市時間，臺積電已發(fā)布認證，以向設計人員保證他們的 EDA 工具符合臺積電的內部要求。

截至 2022 年 10 月 26 日的 3DFabric EDA 工具認證狀態(tài)。圖片由 臺積電提供。

臺積電主要致力于為其先進節(jié)點N3E、N4P和3DFabric頒發(fā)認證。根據(jù)特定的應用，某些EDA工具可能提供改進的功能或更好的性能。盡管EDA工具的產品數(shù)量很多，但設計師可以放心，只要他們想要的工具經過認證，就可以保證與臺積電的高級節(jié)點正常工作。

對你的定制設計充滿信心

隨著摩爾定律不可避免的終結比以往任何時候都更近，高性能的先進節(jié)點和3D集成等新的設計方法變得比以往任何時候都更重要。然而，如果沒有適當?shù)腅DA支持，設計人員的工作將變得越來越困難。

臺積電直接與EDA公司合作的先例標志著自上而下支持網絡在設計界的有利趨勢，減少了EDA工具的開發(fā)時間，允許設計師盡快開始進行下一代設計，而不必擔心他們沒有合適的工具。

更多信息可以來這里獲取==>>電子技術應用-AET<<