據(jù)之前報(bào)道，臺(tái)積電計(jì)劃在島上的臺(tái)中市建立一個(gè)全新的芯片制造廠，導(dǎo)致其議員要求兩座燃?xì)獍l(fā)電廠來(lái)管理該設(shè)施的電力消耗。該工廠旨在采用先進(jìn)的 2 納米 （nm） 半導(dǎo)體工藝生產(chǎn)半導(dǎo)體，并計(jì)劃成為臺(tái)積電的第二家 2 納米制造工廠。第一個(gè)工廠將建在臺(tái)灣的新竹市，該公司已經(jīng)獲得了環(huán)境批準(zhǔn)。
臺(tái)中市議員林祈烽先生日前透露了臺(tái)中計(jì)劃工廠的細(xì)節(jié)，林祈烽表示，媒體報(bào)導(dǎo)中科廠區(qū)日用水量約4.9萬(wàn)噸，據(jù)臺(tái)電預(yù)估，臺(tái)積電南科3納米新廠一年耗電量約70億度，如果臺(tái)積電中科新擴(kuò)建廠房是2納米制程，耗電量將比3納米廠更驚人。
臺(tái)積電中科擴(kuò)廠后，每日耗用的水電量驚人，要求中火燃?xì)鈾C(jī)組趕快興建。經(jīng)發(fā)局長(zhǎng)張峰源說(shuō)，臺(tái)積電中科廠區(qū)一天大概用掉10萬(wàn)噸的水，用掉中火燃煤電廠一個(gè)半部機(jī)組的發(fā)電量，耗能驚人，希望臺(tái)積電未來(lái)能多用綠電。
張峰源說(shuō)，根據(jù)了解，臺(tái)積電中科廠區(qū)一天大概用掉10萬(wàn)噸的水，可吃掉中火燃煤電廠一個(gè)半部機(jī)組的發(fā)電量。希望臺(tái)積電未來(lái)能多用綠電，特別是離岸風(fēng)電的綠電能盡快銜接上來(lái)，而臺(tái)積電現(xiàn)已采購(gòu)大量綠電能源。
林祈烽指出，若不要用燃煤的發(fā)電，所以中火的燃?xì)鈾C(jī)組要趕快蓋，尤其專(zhuān)家學(xué)者推估，2025年臺(tái)積電占全臺(tái)用電比率便將由4％成長(zhǎng)至8％，等于是成長(zhǎng)一倍。
在今年6月，我們報(bào)道了臺(tái)積電的臺(tái)積電2nm工廠的規(guī)劃，其中首個(gè)2nm晶圓廠將建在新竹科技園，但在今年早些時(shí)候面臨水資源短缺后，該公司可能會(huì)重新評(píng)估第二個(gè)2nm晶圓廠的計(jì)劃。
臺(tái)積電的第一家能夠使用其N(xiāo)2制造技術(shù)生產(chǎn)芯片的工廠將位于臺(tái)灣北部新竹縣寶山附近的工廠。去年，公司建立了新的R1研發(fā)設(shè)施，將用于N3和N2節(jié)點(diǎn)。目前還沒(méi)有關(guān)于臺(tái)積電在新竹科技園舉行奠基儀式的報(bào)道，但該公司宣布，該工廠將分四個(gè)階段建造。
根據(jù)中國(guó)臺(tái)灣媒體的報(bào)道顯示，為了確保其即將到來(lái)的尖端晶圓廠持續(xù)供水，據(jù)報(bào)道，臺(tái)積電正在評(píng)估臺(tái)灣南部高雄附近最近建立的橋頭科技工業(yè)園區(qū)的一個(gè)地點(diǎn)。
在發(fā)給媒體的一份聲明中，臺(tái)積電重申其計(jì)劃在臺(tái)灣中部臺(tái)中附近建造第二個(gè)支持 N2 的 GigaFab（一個(gè)每月至少有 100,000 個(gè)晶圓開(kāi)工的晶圓廠），但承認(rèn)它尚未收購(gòu)設(shè)施的土地。該公司還補(bǔ)充說(shuō)，在做出最終決定之前，它考慮了多種因素。
主要結(jié)論是臺(tái)積電仍計(jì)劃建造兩個(gè)能夠使用其N(xiāo)2制造技術(shù)處理晶圓的GigaFab。
臺(tái)積電談2nm的實(shí)現(xiàn)方式
在 2021 年 6 月的 VLSI 技術(shù)和電路研討會(huì)上，舉辦了一個(gè)關(guān)于“面向 2nm-CMOS 和新興存儲(chǔ)器的先進(jìn)工藝和器件技術(shù)”的短期課程。在本文中，我將回顧前兩個(gè)介紹前沿邏輯器件的演講。這兩個(gè)演示文稿是互補(bǔ)的，并提供了對(duì)邏輯技術(shù)可能發(fā)展的出色概述。
臺(tái)積電：未來(lái)十年的 CMOS 器件技術(shù)
平面 MOSFET 的柵極長(zhǎng)度 （Gate length：Lg） 縮放限制在大約 25nm，因?yàn)閱伪砻鏂艠O（single surface gate）對(duì)亞表面泄漏（ sub surface leakage）的控制很差。
添加更多的柵極（例如在 FinFET 中），將使其中的溝道被限制在三個(gè)柵極之間，從而能夠?qū)?Lg 縮放到溝道厚度的大約 2.5 倍。FinFET 已經(jīng)從英特爾最初采用的高度傾斜鰭壁（highly sloped fin walls ）的 22 納米發(fā)展到今天更加垂直的壁（vertical walls）和臺(tái)積電為其 5 納米工藝實(shí)施的高遷移率溝道 FinFET。
更高的鰭會(huì)增加有效溝道寬度 （effective channel width：Weff），Weff = 2Fh + Fth，其中 Fh 是鰭（Fin）高度，F(xiàn)th 是鰭（Fin）厚度。增加 Weff 會(huì)增加重載電路（heavily loaded circuits）的驅(qū)動(dòng)電流，但過(guò)高的鰭會(huì)浪費(fèi)有源功率（active power）。直而薄的鰭片有利于短溝道效應(yīng)（short channel effects），但 Fw 受到遷移率降低和閾值電壓可變性（threshold voltage variability）增加的限制。在他們的 5nm 技術(shù)中實(shí)施高遷移率溝道（作者指出，用于 pFET 鰭片的 SiGe）使 TSMC 的驅(qū)動(dòng)電流提高了約 18%。
隨著器件按比例縮小，寄生電阻和電容又將成為一個(gè)新問(wèn)題。CPP（Contacted Poly Pitch）決定標(biāo)準(zhǔn)cell寬度（見(jiàn)圖 1），它是由 Lg、接觸寬度 （Contact Width ：Wc） 和墊片厚度 （ Spacer Thickness：Tsp） 組成，CPP = Lg + Wc + 2Tsp。減少 Wc 會(huì)增加寄生電阻，除非進(jìn)行工藝改進(jìn)以改善接觸，而減少 tsp 會(huì)增加寄生電容，除非使用較慢的介電常數(shù)間隔物。
圖 1. 標(biāo)準(zhǔn)cell大小。
隨著標(biāo)準(zhǔn)cell高度的降低，每個(gè)器件的鰭片數(shù)量必須減少（鰭片減少），見(jiàn)圖 2。
圖 2. 鰭減少。
Fin depopulation 減少了單元尺寸，增加了邏輯密度并提供了更高的速度和更低的功率，但它確實(shí)降低了驅(qū)動(dòng)電流。
從 FinFET 過(guò)渡到堆疊的水平納米片 （stacked Horizontal Nanosheets：HNS），通過(guò)改變片寬（sheet width：見(jiàn)圖 3）和通過(guò)堆疊更多片來(lái)增加 Weff 的能力來(lái)提高靈活性。
圖 3. 靈活的片寬。
添加sheets與 Weff 相加，Wee = N*2（W+H），其中 N 為sheets的數(shù)量，W 為sheets的寬度，H 為sheets的高度（厚度）。最終，sheets的數(shù)量受到底部sheets性能的限制。sheets之間的間距隨著寄生電阻和電容的減小而降低，但必須足夠大以使柵極金屬（gate metals）和電介質(zhì)（dielectric）進(jìn)入間隙（gap）。在 HNS 堆棧下方有一個(gè)底部寄生臺(tái)面器件（ bottom parasitic mesa device），可以通過(guò)注入或介電層進(jìn)行控制。
在 FinFET 中，nFET 電子遷移率高于 pFET 空穴遷移率。在 HNS 中，遷移率更加不平衡，電子遷移率更高，空穴遷移率更低?？梢酝ㄟ^(guò)用 SiGe 包覆溝道（cladding the channel ）或使用應(yīng)變松弛緩沖器（ Strain Relaxed Buffer）來(lái)提高空穴遷移率，但這兩種技術(shù)都會(huì)增加工藝復(fù)雜性。
Imec 引入了一個(gè)稱(chēng)為 Forksheet （FS） 的概念，其中在 nFET 和 pFET 之間放置了一個(gè)介電層，從而減少了 np 間距，從而形成了更緊湊的標(biāo)準(zhǔn)單元，見(jiàn)圖 4。
圖 4.Forksheet
除了具有 FS 的 HNS，還有CFET（Complementary FET ），后者堆疊 nFET 和 pFET，從而無(wú)需水平 np 間距。
圖 5. CFET。
CFET 選項(xiàng)包括單片集成（monolithic integration），其中的 nFET 和 pFET 器件都制造在同一晶圓上。此外還有順序集成（equential integration），其中的 nFET 和 pFET 制造在單獨(dú)的晶圓上，然后結(jié)合在一起，這兩種選擇都有多個(gè)挑戰(zhàn)仍在研究中。
除了 CFET，演講者還談到了將晶體管集成到后端 （Back End Of Line：BEOL） 互連中的 3D 集成。這些選項(xiàng)需要具有多晶硅溝道（polysilicon channels ）或氧化物半導(dǎo)體的低溫晶體管，這會(huì)帶來(lái)各種性能和集成挑戰(zhàn)。
在前端 （Front End Of Line：FEOL） 中，正在探索 CFET 之外的選項(xiàng)，例如高遷移率材料、隧道 FET （Tunnel FETs：TFET）、負(fù)電容 FET （Negative Capacitance FETs：NCFET）、低溫 CMOS （Cryogenic CMOS）和低維材料（dimensional materials）。
低維材料采用納米管或二維材料的形式，這些材料提供比 HNS 更短的 Lg 和更低的功率，但仍處于早期研究階段。低維材料也適用于 HNS/CFET 方法，可選擇堆疊許多層。
IMEC：HNS/FS/CFET 選項(xiàng)
隨著 FinFET 達(dá)到極限，鰭變得越來(lái)越高、越來(lái)越薄、越來(lái)越近。鰭片數(shù)量減少正在降低驅(qū)動(dòng)電流并增加可變性，見(jiàn)圖 6。
圖 6. FinFET 縮放。
當(dāng)今最先進(jìn)的技術(shù)是每個(gè)設(shè)備有 2 個(gè)鰭片的 6 軌單元（track cell）。轉(zhuǎn)向單鰭和更窄的 np 間距將需要新的器件架構(gòu)來(lái)提高性能，見(jiàn)圖 7。
圖 7. 6 軌單元
為了繼續(xù) CMOS 縮放，我們需要從 FinFET sot HNS 過(guò)渡到具有 FS 和 CFET 的 HNS，見(jiàn)圖 8。
圖 8. 用于 CMOS 縮放的納米片架構(gòu)。
從 FinFET 過(guò)渡到 HNS 提供了幾個(gè)優(yōu)勢(shì)，大的 Weff，改進(jìn)的短溝道效應(yīng)，這意味著更短的 Lg 和更好的設(shè)計(jì)靈活性，因?yàn)槟軌蚋淖兤瑢挘?jiàn)圖 9。
圖 9. 從FinFET 到 HNS。
演講者繼續(xù)詳細(xì)介紹 HNS 處理以及一些挑戰(zhàn)和可能的解決方案。除了四個(gè)主要模塊外，HNS 工藝與 FinFET 工藝非常相似，見(jiàn)圖 10。
圖 10. HNS 工藝流程。
盡管 HNS 流程類(lèi)似于 FinFET 流程，但不同的關(guān)鍵模塊很困難。釋放蝕刻和實(shí)現(xiàn)多個(gè)閾值電壓特別困難。關(guān)于 HNS 所需的流程模塊更改的細(xì)節(jié)，有很多很好的信息，這超出了像這樣的評(píng)論文章的范圍。沒(méi)有明確討論的一件事是，為了將 HNS 工藝擴(kuò)展到 5 軌單元，需要埋入式電源軌 （Buried Power Rails：BPR），這是另一個(gè)仍在開(kāi)發(fā)中的困難工藝模塊。
正如在之前的演示中所見(jiàn)，F(xiàn)S 可以實(shí)現(xiàn) HNS 的進(jìn)一步擴(kuò)展。圖 11 展示了介電壁如何微縮（ dielectric wall） HNS 單元的更詳細(xì)視圖。
圖 11. 水平 Nanosheet/Forksheet 架構(gòu)比較。
FS 工藝需要插入介電壁以減小 np 間距，圖 12 說(shuō)明了工藝流程。
圖 12. Forksheet 流程。
除了 FS，CFET 通過(guò)堆疊器件提供零水平 np 間距。圖 13. 說(shuō)明了 CFET 概念。
圖 13. CFET 概念。
CFET 對(duì)于 SRAM 縮放特別有趣。SRAM 縮放已經(jīng)放緩并且跟不上邏輯縮放。CFET 提供了將 SRAM 縮放恢復(fù)到歷史趨勢(shì)的潛力，見(jiàn)圖 14。
圖 14. 使用 CFET 進(jìn)行 SRAM 縮放。
如前所述，有兩種 CFET 制造方法，單片和順序。圖 15 對(duì)比了這兩種方法的優(yōu)缺點(diǎn)。
圖 15. CFET 制造選項(xiàng)。
