自2010 年以來，摩爾定律的好處開始瓦解。按照摩爾定律規(guī)定，晶體管密度每兩年翻一番，計算成本將相應減少 50%。但最近的摩爾定律的變化是由于設(shè)計復雜性的增加，晶體管結(jié)構(gòu)從平面器件演變?yōu)?Finfet。Finfet 需要對光刻進行多次圖案化，以實現(xiàn)低于 20 納米節(jié)點的器件尺寸所造成的結(jié)果。
在本世紀初，計算需求呈爆炸式增長，這主要是由于數(shù)據(jù)中心的激增以及生成和處理的數(shù)據(jù)量。事實上，采用人工智能 （AI） 和機器學習 （ML） 等技術(shù)現(xiàn)在已被用于處理不斷增加的數(shù)據(jù)，并導致服務器需要大幅增加其計算能力。
服務器增加了更多的 CPU 內(nèi)核，集成了專用于機器學習的更大 GPU，而不僅僅用于圖形，并嵌入了定制的 ASIC AI 加速器或基于 FPGA 的補充 AI 處理。早期的 AI 芯片設(shè)計是使用更大的單片 SoC 實現(xiàn)的，其中一些達到了掩模版的尺寸限制，大約 700mm?。
在這一點上，分解為更小的 SoC 加上各種計算和 IO 小芯片似乎是正確的解決方案。英特爾、AMD 或 Xilinx 等幾家芯片制造商已為即將投入生產(chǎn)的產(chǎn)品選擇此選項。
在 The Linley Group 的優(yōu)秀白皮書“Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small”中表明，與單片 SoC 相比，此選項可帶來更好的成本，因為更大的良率影響。
這一趨勢對 IP 供應商的主要影響主要在于用于鏈接 SoC 和小芯片的互連功能。在現(xiàn)在（2021 年第三季度），有幾種協(xié)議正在使用，業(yè)界正試圖為其中許多建立正式的標準。
當前領(lǐng)先的 D2D 標準包括：
最初由英特爾定義的高級接口總線（AIB、AIB2），現(xiàn)在提供免版稅使用版本；
高帶寬內(nèi)存 （HBM），其中 DRAM 芯片在硅中介層上相互堆疊并且使用 TSV 連接；
開放域特定架構(gòu) （ODSA） 子組，一個行業(yè)組，定義了另外兩個接口，束線 （BoW） 和 OpenHBI。
異構(gòu)小芯片設(shè)計使我們能夠通過僅修改或添加相關(guān)小芯片同時保持系統(tǒng)其余部分不變來針對不同的應用程序或細分市場。新開發(fā)可以更快地推向市場，投資顯著降低，因為重新設(shè)計只會影響用于容納小芯片的封裝基板。
例如，計算小芯片可以從 TSMC 5nm 重新設(shè)計為 TSMC 3nm，以集成更大的 L1 緩存或更高性能的 CPU 內(nèi)核，同時保持系統(tǒng)的其余部分不變。在頻譜的另一端，只有集成 SerDes 的小芯片可以重新設(shè)計，以在新的工藝節(jié)點上實現(xiàn)更快的速率，從而提供更多的 IO 帶寬以實現(xiàn)更好的市場定位。
Intel PVC 是異構(gòu)集成（各種功能小芯片、CPU、交換機等）的一個完美例子，當同一芯片制造商擁有各種小芯片組件（內(nèi)存設(shè)備除外）時，我們可以稱之為垂直集成。
為 HPC、數(shù)據(jù)中心、人工智能或網(wǎng)絡(luò)等高端應用開發(fā) SoC 的芯片制造商很可能是小芯片架構(gòu)的早期采用者。例如用于更大 L3 緩存的 SRAM，或 AI 加速器，以太網(wǎng)、PCIe 或 CXL 標準等特定功能應該是小芯片設(shè)計的首選接口。
當這些早期采用者證明異構(gòu)小芯片利用多種不同業(yè)務模型的有效性，并明顯地展現(xiàn)測試和封裝制造可行性后，他們將創(chuàng)建出一個生態(tài)系統(tǒng)，該生態(tài)系統(tǒng)對支持這項新技術(shù)至關(guān)重要。在這一點上，我們可以期待更廣泛的市場采用，而不僅僅是高性能應用。
我們可以想象，如果芯片制造商在市場上推出由各種針對計算和 IO 功能的小芯片組成的系統(tǒng)，異構(gòu)產(chǎn)品可以走得更遠。這種方法使 D2D 協(xié)議的融合成為強制性的，因為提供具有內(nèi)部 D2D 協(xié)議的小芯片 IP 供應商對行業(yè)沒有吸引力。
與此類似的是 2000 年代的 SoC 構(gòu)建，半導體公司在此過渡到集成來自不同來源的各種設(shè)計 IP。2000年代的IP廠商必然會成為2020年代的chiplet廠商。對于某些功能，例如高級 SerDes 或復雜協(xié)議，例如 PCIe、以太網(wǎng)或 CXL，IP 供應商擁有在硅片上實現(xiàn)它的最佳專業(yè)知識。
對于復雜的設(shè)計 IP，即使在交付給客戶之前已經(jīng)進行了仿真驗證，供應商也必須在硅片上驗證 IP 以保證性能。對于數(shù)字 IP，該功能可以在 FPGA 中實現(xiàn)，因為它比制作測試芯片更快且成本更低。對于混合信號 IP，如基于 SerDes 的 PHY，供應商選擇測試芯片 （Test Chip：TC） 選項，允許他們在向客戶發(fā)貨之前在硅中表征 IP。
盡管小芯片不僅僅是一個 TC，因為它在用于現(xiàn)場之前會經(jīng)過廣泛的測試和認證，供應商為開發(fā)生產(chǎn)小芯片所做的增量工作量要少得多。換句話說，IP 供應商最有能力快速發(fā)布基于他自己的 IP 構(gòu)建的小芯片，并提供最佳的 TTM 并最大限度地降低風險。
異構(gòu)集成的商業(yè)模式有利于相關(guān) IP 供應商制造的各種小芯片（例如，ARM 用于基于 ARM 的 CPU 芯片，Si-Five 用于基于 Risc-V 的計算芯片，Alphawave 用于高速 SerDes 芯片），因為他們是設(shè)計 IP 的所有者。
這一切都無法阻止芯片制造商設(shè)計自己的小芯片并采購復雜的設(shè)計 IP，以保護其獨特的架構(gòu)或?qū)崿F(xiàn)自制互連。與 2000 年代的 SoC 設(shè)計 IP 類似，小芯片的購買或制造決策將在核心能力保護和非差異化功能的采購之間權(quán)衡。
我們已經(jīng)看到，自 2000 年代以來的歷史和現(xiàn)代設(shè)計 IP 業(yè)務增長一直是通過不斷采用外部采購來維持的。兩種模式將共存（由內(nèi)部或 IP 供應商設(shè)計的小芯片），但歷史表明，購買決定最終取代了制造。
現(xiàn)在業(yè)界一致認為，對實現(xiàn)摩爾定律的瘋狂關(guān)注不再適用于先進技術(shù)節(jié)點，例如。7nm及以下。芯片集成仍在進行中，每個新技術(shù)節(jié)點上每平方毫米都會增加更多的晶體管。然而，每個晶體管的成本也隨著每個新節(jié)點的增加而增加。
小芯片技術(shù)是推動主 SoC 集成度提高的關(guān)鍵舉措，同時將舊節(jié)點用于其他功能。這種混合策略降低了與將其他設(shè)計 IP 直接集成到主 SoC 相關(guān)的成本和設(shè)計風險。
IPnest 認為，這一趨勢將對接口 IP 業(yè)務產(chǎn)生兩個主要影響，一是 D2D IP 收入很快（2021-2025）強勁增長，二是創(chuàng)建異構(gòu)小芯片市場以擴大高端芯片知識產(chǎn)權(quán)市場。
預計這個市場將由復雜的協(xié)議功能組成，如 PCIe、CXL 或以太網(wǎng)。提供集成在 I/O SoC（USB、HDMI、DP、MIPI 等）中的接口 IP 的 IP 供應商可能決定改為提供 I/O 小芯片。
受這場革命影響的其他 IP 類別將是用于 L3 緩存的 SRAM 存儲器編譯器 IP 供應商。從本質(zhì)上講，緩存大小預計會因處理器而異。盡管如此，設(shè)計 L3 緩存小芯片可以成為 IP 供應商通過提供新產(chǎn)品類型來增加設(shè)計 IP 收入的一種方式。
同樣，NVM IP 類別也會受到積極影響，因為 NVM IP 不再集成在基于高級工藝節(jié)點設(shè)計的 SoC 中。這將是 NVM IP 供應商通過提供小芯片來產(chǎn)生新業(yè)務的一種方式。
我們認為 FPGA 和 AI 加速器小芯片將成為 ASSP 芯片制造商的新收入來源，但我們認為它們不能被嚴格列為 IP 供應商。
如果接口 IP 供應商將成為這場硅革命的主要參與者，那么處理最先進節(jié)點的硅代工廠（如臺積電和三星）也將發(fā)揮關(guān)鍵作用。
我們認為代工廠不會設(shè)計小芯片，但他們可以決定支持 IP 供應商并推動他們設(shè)計與 3nm SoC 一起使用的小芯片，就像他們今天支持先進 IP 供應商推銷其高端 SerDes 時所做的那樣——把它們作為 7nm 和 5nm 中的硬 IP。
英特爾最近過渡到第三方代工廠預計還會利用第三方IP，以及由半導體異質(zhì)重量級采用小芯片。在這種情況下，毫無疑問，像微軟、亞馬遜和谷歌這樣的Hyperscalars也將采用小芯片架構(gòu)……如果它們在小芯片采用方面不領(lǐng)先于英特爾。
