自2010 年以來(lái)，摩爾定律的好處開始瓦解。按照摩爾定律規(guī)定，晶體管密度每?jī)赡攴环?，?jì)算成本將相應(yīng)減少 50%。但最近的摩爾定律的變化是由于設(shè)計(jì)復(fù)雜性的增加，晶體管結(jié)構(gòu)從平面器件演變?yōu)?Finfet。Finfet 需要對(duì)光刻進(jìn)行多次圖案化，以實(shí)現(xiàn)低于 20 納米節(jié)點(diǎn)的器件尺寸所造成的結(jié)果。

　　在本世紀(jì)初，計(jì)算需求呈爆炸式增長(zhǎng)，這主要是由于數(shù)據(jù)中心的激增以及生成和處理的數(shù)據(jù)量。事實(shí)上，采用人工智能 （AI） 和機(jī)器學(xué)習(xí) （ML） 等技術(shù)現(xiàn)在已被用于處理不斷增加的數(shù)據(jù)，并導(dǎo)致服務(wù)器需要大幅增加其計(jì)算能力。

　　服務(wù)器增加了更多的 CPU 內(nèi)核，集成了專用于機(jī)器學(xué)習(xí)的更大 GPU，而不僅僅用于圖形，并嵌入了定制的 ASIC AI 加速器或基于 FPGA 的補(bǔ)充 AI 處理。早期的 AI 芯片設(shè)計(jì)是使用更大的單片 SoC 實(shí)現(xiàn)的，其中一些達(dá)到了掩模版的尺寸限制，大約 700mm?。

　　在這一點(diǎn)上，分解為更小的 SoC 加上各種計(jì)算和 IO 小芯片似乎是正確的解決方案。英特爾、AMD 或 Xilinx 等幾家芯片制造商已為即將投入生產(chǎn)的產(chǎn)品選擇此選項(xiàng)。

　　在 The Linley Group 的優(yōu)秀白皮書“Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small”中表明，與單片 SoC 相比，此選項(xiàng)可帶來(lái)更好的成本，因?yàn)楦蟮牧悸视绊憽?/p>

　　這一趨勢(shì)對(duì) IP 供應(yīng)商的主要影響主要在于用于鏈接 SoC 和小芯片的互連功能。在現(xiàn)在（2021 年第三季度），有幾種協(xié)議正在使用，業(yè)界正試圖為其中許多建立正式的標(biāo)準(zhǔn)。

　　當(dāng)前領(lǐng)先的 D2D 標(biāo)準(zhǔn)包括：

　　最初由英特爾定義的高級(jí)接口總線（AIB、AIB2），現(xiàn)在提供免版稅使用版本；

　　高帶寬內(nèi)存 （HBM），其中 DRAM 芯片在硅中介層上相互堆疊并且使用 TSV 連接；

　　開放域特定架構(gòu) （ODSA） 子組，一個(gè)行業(yè)組，定義了另外兩個(gè)接口，束線 （BoW） 和 OpenHBI。

　　異構(gòu)小芯片設(shè)計(jì)使我們能夠通過(guò)僅修改或添加相關(guān)小芯片同時(shí)保持系統(tǒng)其余部分不變來(lái)針對(duì)不同的應(yīng)用程序或細(xì)分市場(chǎng)。新開發(fā)可以更快地推向市場(chǎng)，投資顯著降低，因?yàn)橹匦略O(shè)計(jì)只會(huì)影響用于容納小芯片的封裝基板。

　　例如，計(jì)算小芯片可以從 TSMC 5nm 重新設(shè)計(jì)為 TSMC 3nm，以集成更大的 L1 緩存或更高性能的 CPU 內(nèi)核，同時(shí)保持系統(tǒng)的其余部分不變。在頻譜的另一端，只有集成 SerDes 的小芯片可以重新設(shè)計(jì)，以在新的工藝節(jié)點(diǎn)上實(shí)現(xiàn)更快的速率，從而提供更多的 IO 帶寬以實(shí)現(xiàn)更好的市場(chǎng)定位。

　　Intel PVC 是異構(gòu)集成（各種功能小芯片、CPU、交換機(jī)等）的一個(gè)完美例子，當(dāng)同一芯片制造商擁有各種小芯片組件（內(nèi)存設(shè)備除外）時(shí)，我們可以稱之為垂直集成。

　　為 HPC、數(shù)據(jù)中心、人工智能或網(wǎng)絡(luò)等高端應(yīng)用開發(fā) SoC 的芯片制造商很可能是小芯片架構(gòu)的早期采用者。例如用于更大 L3 緩存的 SRAM，或 AI 加速器，以太網(wǎng)、PCIe 或 CXL 標(biāo)準(zhǔn)等特定功能應(yīng)該是小芯片設(shè)計(jì)的首選接口。

　　當(dāng)這些早期采用者證明異構(gòu)小芯片利用多種不同業(yè)務(wù)模型的有效性，并明顯地展現(xiàn)測(cè)試和封裝制造可行性后，他們將創(chuàng)建出一個(gè)生態(tài)系統(tǒng)，該生態(tài)系統(tǒng)對(duì)支持這項(xiàng)新技術(shù)至關(guān)重要。在這一點(diǎn)上，我們可以期待更廣泛的市場(chǎng)采用，而不僅僅是高性能應(yīng)用。

　　我們可以想象，如果芯片制造商在市場(chǎng)上推出由各種針對(duì)計(jì)算和 IO 功能的小芯片組成的系統(tǒng)，異構(gòu)產(chǎn)品可以走得更遠(yuǎn)。這種方法使 D2D 協(xié)議的融合成為強(qiáng)制性的，因?yàn)樘峁┚哂袃?nèi)部 D2D 協(xié)議的小芯片 IP 供應(yīng)商對(duì)行業(yè)沒有吸引力。

　　與此類似的是 2000 年代的 SoC 構(gòu)建，半導(dǎo)體公司在此過(guò)渡到集成來(lái)自不同來(lái)源的各種設(shè)計(jì) IP。2000年代的IP廠商必然會(huì)成為2020年代的chiplet廠商。對(duì)于某些功能，例如高級(jí) SerDes 或復(fù)雜協(xié)議，例如 PCIe、以太網(wǎng)或 CXL，IP 供應(yīng)商擁有在硅片上實(shí)現(xiàn)它的最佳專業(yè)知識(shí)。

　　對(duì)于復(fù)雜的設(shè)計(jì) IP，即使在交付給客戶之前已經(jīng)進(jìn)行了仿真驗(yàn)證，供應(yīng)商也必須在硅片上驗(yàn)證 IP 以保證性能。對(duì)于數(shù)字 IP，該功能可以在 FPGA 中實(shí)現(xiàn)，因?yàn)樗戎谱鳒y(cè)試芯片更快且成本更低。對(duì)于混合信號(hào) IP，如基于 SerDes 的 PHY，供應(yīng)商選擇測(cè)試芯片 （Test Chip：TC） 選項(xiàng)，允許他們?cè)谙蚩蛻舭l(fā)貨之前在硅中表征 IP。

　　盡管小芯片不僅僅是一個(gè) TC，因?yàn)樗谟糜诂F(xiàn)場(chǎng)之前會(huì)經(jīng)過(guò)廣泛的測(cè)試和認(rèn)證，供應(yīng)商為開發(fā)生產(chǎn)小芯片所做的增量工作量要少得多。換句話說(shuō)，IP 供應(yīng)商最有能力快速發(fā)布基于他自己的 IP 構(gòu)建的小芯片，并提供最佳的 TTM 并最大限度地降低風(fēng)險(xiǎn)。

　　異構(gòu)集成的商業(yè)模式有利于相關(guān) IP 供應(yīng)商制造的各種小芯片（例如，ARM 用于基于 ARM 的 CPU 芯片，Si-Five 用于基于 Risc-V 的計(jì)算芯片，Alphawave 用于高速 SerDes 芯片），因?yàn)樗麄兪窃O(shè)計(jì) IP 的所有者。

　　這一切都無(wú)法阻止芯片制造商設(shè)計(jì)自己的小芯片并采購(gòu)復(fù)雜的設(shè)計(jì) IP，以保護(hù)其獨(dú)特的架構(gòu)或?qū)崿F(xiàn)自制互連。與 2000 年代的 SoC 設(shè)計(jì) IP 類似，小芯片的購(gòu)買或制造決策將在核心能力保護(hù)和非差異化功能的采購(gòu)之間權(quán)衡。

　　我們已經(jīng)看到，自 2000 年代以來(lái)的歷史和現(xiàn)代設(shè)計(jì) IP 業(yè)務(wù)增長(zhǎng)一直是通過(guò)不斷采用外部采購(gòu)來(lái)維持的。兩種模式將共存（由內(nèi)部或 IP 供應(yīng)商設(shè)計(jì)的小芯片），但歷史表明，購(gòu)買決定最終取代了制造。

　　現(xiàn)在業(yè)界一致認(rèn)為，對(duì)實(shí)現(xiàn)摩爾定律的瘋狂關(guān)注不再適用于先進(jìn)技術(shù)節(jié)點(diǎn)，例如。7nm及以下。芯片集成仍在進(jìn)行中，每個(gè)新技術(shù)節(jié)點(diǎn)上每平方毫米都會(huì)增加更多的晶體管。然而，每個(gè)晶體管的成本也隨著每個(gè)新節(jié)點(diǎn)的增加而增加。

　　小芯片技術(shù)是推動(dòng)主 SoC 集成度提高的關(guān)鍵舉措，同時(shí)將舊節(jié)點(diǎn)用于其他功能。這種混合策略降低了與將其他設(shè)計(jì) IP 直接集成到主 SoC 相關(guān)的成本和設(shè)計(jì)風(fēng)險(xiǎn)。

　　IPnest 認(rèn)為，這一趨勢(shì)將對(duì)接口 IP 業(yè)務(wù)產(chǎn)生兩個(gè)主要影響，一是 D2D IP 收入很快（2021-2025）強(qiáng)勁增長(zhǎng)，二是創(chuàng)建異構(gòu)小芯片市場(chǎng)以擴(kuò)大高端芯片知識(shí)產(chǎn)權(quán)市場(chǎng)。

　　預(yù)計(jì)這個(gè)市場(chǎng)將由復(fù)雜的協(xié)議功能組成，如 PCIe、CXL 或以太網(wǎng)。提供集成在 I/O SoC（USB、HDMI、DP、MIPI 等）中的接口 IP 的 IP 供應(yīng)商可能決定改為提供 I/O 小芯片。

　　受這場(chǎng)革命影響的其他 IP 類別將是用于 L3 緩存的 SRAM 存儲(chǔ)器編譯器 IP 供應(yīng)商。從本質(zhì)上講，緩存大小預(yù)計(jì)會(huì)因處理器而異。盡管如此，設(shè)計(jì) L3 緩存小芯片可以成為 IP 供應(yīng)商通過(guò)提供新產(chǎn)品類型來(lái)增加設(shè)計(jì) IP 收入的一種方式。

　　同樣，NVM IP 類別也會(huì)受到積極影響，因?yàn)?NVM IP 不再集成在基于高級(jí)工藝節(jié)點(diǎn)設(shè)計(jì)的 SoC 中。這將是 NVM IP 供應(yīng)商通過(guò)提供小芯片來(lái)產(chǎn)生新業(yè)務(wù)的一種方式。

　　我們認(rèn)為 FPGA 和 AI 加速器小芯片將成為 ASSP 芯片制造商的新收入來(lái)源，但我們認(rèn)為它們不能被嚴(yán)格列為 IP 供應(yīng)商。

　　如果接口 IP 供應(yīng)商將成為這場(chǎng)硅革命的主要參與者，那么處理最先進(jìn)節(jié)點(diǎn)的硅代工廠（如臺(tái)積電和三星）也將發(fā)揮關(guān)鍵作用。

　　我們認(rèn)為代工廠不會(huì)設(shè)計(jì)小芯片，但他們可以決定支持 IP 供應(yīng)商并推動(dòng)他們?cè)O(shè)計(jì)與 3nm SoC 一起使用的小芯片，就像他們今天支持先進(jìn) IP 供應(yīng)商推銷其高端 SerDes 時(shí)所做的那樣——把它們作為 7nm 和 5nm 中的硬 IP。

　　英特爾最近過(guò)渡到第三方代工廠預(yù)計(jì)還會(huì)利用第三方IP，以及由半導(dǎo)體異質(zhì)重量級(jí)采用小芯片。在這種情況下，毫無(wú)疑問(wèn)，像微軟、亞馬遜和谷歌這樣的Hyperscalars也將采用小芯片架構(gòu)……如果它們?cè)谛⌒酒捎梅矫娌活I(lǐng)先于英特爾。