這些年來(lái),臺(tái)積電和三星這兩位老對(duì)手一直在芯片工藝制程方面你追我趕,都想搶占3nm芯片的市場(chǎng)高地。
但可惜的是,這次他們似乎不約而同的困在了“瓶頸期”。近日,據(jù)外媒報(bào)道,臺(tái)積電和三星在3nm制程工藝方面的研發(fā)均遇到了挑戰(zhàn),陷入了不同的關(guān)鍵技術(shù)難題,研發(fā)進(jìn)度也不得不推遲。
3nm成為競(jìng)爭(zhēng)關(guān)鍵點(diǎn) 據(jù)臺(tái)積電CEO魏哲家此前透露,臺(tái)積電的3nm工藝仍將采用成熟的鰭式場(chǎng)效應(yīng)晶體管技術(shù)(FinFET)。而三星卻打算另辟蹊徑,將采用環(huán)繞柵極晶體管技術(shù)(GAA)進(jìn)行3nm工藝制程的研發(fā),3nm儼然已經(jīng)成為兩者決勝的主戰(zhàn)場(chǎng)。
那么,他們?yōu)槭裁匆x擇3nm一決勝負(fù)?還需要從去年說(shuō)起。
2019年,三星7nm EUV技術(shù)得到了改善,隨后借此壓低價(jià)格,搶走了原屬于臺(tái)積電的部分訂單和客戶(包括英偉達(dá)和IBM)。盡管如此,三星還是無(wú)法在7nm上超越臺(tái)積電。無(wú)奈之下,三星只能將目光放在下一代先進(jìn)制程。
但是,它選擇的卻不是5nm。 原因也不難分析,臺(tái)積電從去年中上旬開始大批量產(chǎn)5nm芯片,而三星在去年中旬才完成韓國(guó)華城5nm生產(chǎn)工廠V1的建設(shè)工作,目前尚未實(shí)現(xiàn)大規(guī)模生產(chǎn)。由此可以看出,三星在5nm進(jìn)度上暫時(shí)落后臺(tái)積電一些,并且三星還將錯(cuò)過(guò)首批5nm工藝的芯片訂單大潮,損失巨大。 因此,目前臺(tái)積電在各方面都位于制高點(diǎn),步步落后的三星只能寄希望于下個(gè)制程工藝——3nm。
三星憑什么“彎道超車”?
5nm之爭(zhēng)中落后的三星竟然有底氣在3nm戰(zhàn)場(chǎng)中超越臺(tái)積電,原來(lái)早已準(zhǔn)備好了“殺手锏“。
此前,三星曾宣稱3nm工藝時(shí)代不再使用FinFET晶體管,而是使用全新的晶體管結(jié)構(gòu)——GAA(Gate-All-Around環(huán)繞柵極)晶體管,通過(guò)使用納米片設(shè)備制造出了MBCFET(Multi-Bridge-Channel FET,多橋-通道場(chǎng)效應(yīng)管),該技術(shù)可以顯著增強(qiáng)晶體管性能,主要取代FinFET晶體管技術(shù)。
現(xiàn)在,各廠商的芯片先進(jìn)制程大多采用立體結(jié)構(gòu),也就是鰭式場(chǎng)效應(yīng)晶體管技術(shù)(FinFET)。該結(jié)構(gòu)的通道是豎立的,被閘級(jí)重重包圍,看起來(lái)形狀很像魚的鰭部。并且該結(jié)構(gòu)可以在閘極偏壓時(shí)有效調(diào)控通道電位,開關(guān)特性也因此得到改良。
但是,FinFET在經(jīng)歷7nm后,深寬比(aspectratio)不斷拉高,已經(jīng)讓前段制程逼近物理極限。如果再繼續(xù)用FinFET技術(shù)進(jìn)行微縮,芯片的內(nèi)部結(jié)構(gòu)會(huì)出現(xiàn)一些問題,并且電性的有效提升效果很可能大不如前。
為了解決上述問題,環(huán)繞柵極晶體管技術(shù)(GAA)才由此誕生。GAA調(diào)整了晶體管的尺寸,以確保柵極也位于通道下方,而不僅僅在頂部和側(cè)面。這允許GAA設(shè)計(jì)垂直堆疊晶體管,而不是橫向堆疊晶體管。據(jù)悉,GAA架構(gòu)可更精準(zhǔn)地控制信道電流,同時(shí)還能縮小芯片面積、降低耗電量。
根據(jù)三星給出的數(shù)據(jù),下一代GAA晶體管可以提高30%性能、減少45%面積、降低50%的能耗,堪稱三星決勝3nm的殺手锏。
決勝3nm面臨的挑戰(zhàn) 對(duì)于芯片來(lái)說(shuō),縮小制程會(huì)讓晶體管柵極變窄,可以大大降低功耗,但同時(shí)也會(huì)成倍增加集成難度和研發(fā)成本。
3nm是一個(gè)逼近物理極限的節(jié)點(diǎn),將芯片制程微縮至3nm以下后,如何讓芯片內(nèi)部信號(hào)有效傳遞是一大關(guān)鍵;設(shè)計(jì)完成后,如何確保驗(yàn)證和仿真流程的時(shí)間成本不會(huì)大幅增加,也是芯片設(shè)計(jì)的一大挑戰(zhàn);此外,在做出更小的線寬線距之后,量產(chǎn)和良率拉抬也是非常困難的事。以上問題都需要制程技術(shù)的不斷優(yōu)化,3nm以后可能會(huì)出現(xiàn)多種新型互連技術(shù),用以解決上述問題。
與此同時(shí),芯片制程工藝縮小到3nm后,所采用的新型晶體管也是新的挑戰(zhàn)。進(jìn)入3nm時(shí)代后,意味著電子元器件將開始更新?lián)Q代,代工廠也將對(duì)新型晶體管展開大幅度投入。盡管目前三星、英特爾等巨頭都將GAA納入計(jì)算范圍,但是想要在在3nm初期階段就采用新型晶體管,還需要考慮市場(chǎng)能否接納這種大批量的更新?lián)Q代。
不止是新型晶體管,甚至原材料也將發(fā)生劇變。
此前,臺(tái)積電曾表示,在材料方面,III-V族材料可以提升晶體管的速度,也有可能會(huì)代替?zhèn)鹘y(tǒng)的硅作為晶體管的通道材料。并且據(jù)相關(guān)報(bào)道稱,III-V化合物還可以取代FinFET上的硅鰭片。這是因?yàn)镮II-V族化合物半導(dǎo)體沒有明顯的物理缺陷,而且跟目前的硅芯片工藝相似,很多現(xiàn)有的技術(shù)都可以應(yīng)用到新材料上。此外,GAA工藝還需要導(dǎo)入新材料InAsGe nanowire and Siliconnanowire,這會(huì)導(dǎo)致制程技術(shù)難度大大增加,尤其是在蝕刻部分。 與以上內(nèi)容相比,設(shè)備上的挑戰(zhàn)似乎看起來(lái)就沒那么難了,但也不容忽視。
當(dāng)芯片工藝進(jìn)入3nm后,與之相關(guān)的EUV技術(shù)也將隨之改變。據(jù)悉,3nm EUV也許會(huì)采用多重曝光的方式,或?qū)⒎譃槿齻€(gè)方向:第一、把單次曝光的工程系數(shù)維持為0．29;第二、聯(lián)合兩次曝光(LELE技術(shù))和把工程系數(shù)改為0．39的曝光技術(shù);第三、利用三次曝光(LELELE)技術(shù)),EUV曝光設(shè)備(EUV scanner)需要再次改良。因此,EUV曝光技術(shù)的研發(fā)必不可少。
與此同時(shí),當(dāng)前EUV的產(chǎn)業(yè)鏈也不夠完善,而Pellicle薄膜、EUV掩膜、光源功率以及檢測(cè)掩膜的缺陷等都將影響EUV技術(shù)在先進(jìn)工藝上的使用。
編輯寄語(yǔ): 在科技行業(yè),得芯片者,得“天下”。先進(jìn)制程競(jìng)爭(zhēng)的背后,更是各大芯片公司之間的競(jìng)爭(zhēng)。
盡管三星聲稱將在3nm超越臺(tái)積電,但是實(shí)際情況如何還需靜候局勢(shì)發(fā)展。臺(tái)積電2021年計(jì)劃拿下ASML超過(guò)三分之一的供貨,EUV光刻機(jī)臺(tái)數(shù)預(yù)計(jì)將達(dá)55臺(tái),而三星2021年計(jì)劃購(gòu)入的EUV光刻機(jī)還不到25臺(tái)。因此,從初步產(chǎn)量上來(lái)說(shuō),三星想要反超臺(tái)積電還是有一定難度。但是三星壕擲7900億元用于彌補(bǔ)此差距后,勝負(fù)依然難料。
并且3nm也不是先進(jìn)制程的終點(diǎn),臺(tái)積電對(duì)于下一步的2nm工藝制程也早有部署。據(jù)報(bào)道,臺(tái)積電計(jì)劃采用多橋通道場(chǎng)效應(yīng)晶體管技術(shù)(MBCFET)用于2nm工藝。 道高一尺,魔高一丈。想要真正實(shí)現(xiàn)“彎道超車”,三星還需經(jīng)歷多重挑戰(zhàn)。