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基于無(wú)源控制的PMSM無(wú)傳感器方法研究

基于無(wú)源控制的PMSM無(wú)傳感器方法研究[電源技術(shù)][工業(yè)自動(dòng)化]

采用能量成形和互聯(lián)、阻尼配置的無(wú)源性控制方法,完成了永磁同步電機(jī)的端口受控哈密頓系統(tǒng)(PCH)的建模和速度調(diào)節(jié)器的設(shè)計(jì),證明了系統(tǒng)平衡點(diǎn)的穩(wěn)定性。針對(duì)系統(tǒng)轉(zhuǎn)速辨識(shí)問(wèn)題,提出由脈振高頻電壓信號(hào)注入法和滑模自適應(yīng)觀測(cè)器法相結(jié)合的新型無(wú)速度傳感器的復(fù)合方法。通過(guò)速度切換方案的設(shè)計(jì),實(shí)現(xiàn)了兩種方法間的平滑切換。解決了單一方法不能在全速度范圍內(nèi)同時(shí)兼顧良好的動(dòng)態(tài)、穩(wěn)態(tài)性能的問(wèn)題,不僅節(jié)省了成本,還增強(qiáng)了整個(gè)系統(tǒng)的可靠性。仿真結(jié)果表明,該控制系統(tǒng)具有良好的動(dòng)態(tài)、穩(wěn)態(tài)性能。

發(fā)表于:8/20/2018 4:06:00 PM

基于FPGA的雙聲傳感器定位系統(tǒng)的設(shè)計(jì)

基于FPGA的雙聲傳感器定位系統(tǒng)的設(shè)計(jì)[可編程邏輯][工業(yè)自動(dòng)化]

針對(duì)小體積聲探測(cè)系統(tǒng)對(duì)陣元數(shù)量的要求,設(shè)計(jì)了基于FPGA的雙聲傳感器定位系統(tǒng)。該定位系統(tǒng)利用兩個(gè)聲傳感器接收的回波的聲壓和時(shí)延值進(jìn)行聯(lián)合定位,可以達(dá)到減小陣元數(shù)量的目的。同時(shí),利用硬件描述語(yǔ)言和DSP Builder完成了整個(gè)系統(tǒng)的構(gòu)建。仿真和實(shí)驗(yàn)結(jié)果表明,所設(shè)計(jì)的定位系統(tǒng)工作頻率可以達(dá)到94.4 MHz,完成一次定位只需要52 μs,定位誤差在1%之內(nèi)。

發(fā)表于:8/20/2018 3:57:00 PM

NAF點(diǎn)乘算法的并行計(jì)算研究

NAF點(diǎn)乘算法的并行計(jì)算研究[其他][信息安全]

分析了目前常用的NAF點(diǎn)乘算法,并提出了改進(jìn)的并行NAF點(diǎn)乘算法,改進(jìn)后的算法具有并行調(diào)度點(diǎn)加和點(diǎn)倍的特點(diǎn),實(shí)驗(yàn)表明改進(jìn)后的算法比原算法效率有明顯提高。

發(fā)表于:8/20/2018 2:34:37 PM

一種乘同余偽隨機(jī)序列快速實(shí)現(xiàn)的FPGA設(shè)計(jì)

一種乘同余偽隨機(jī)序列快速實(shí)現(xiàn)的FPGA設(shè)計(jì)[可編程邏輯][信息安全]

針對(duì)一類(lèi)乘同余運(yùn)算,提出了一種快速算法。采用1個(gè)32位乘法、2個(gè)32位加法、少量移位操作和1個(gè)最高位分離操作方法,避免了連續(xù)減法和除法運(yùn)算。采用硬件語(yǔ)言設(shè)計(jì)了快速算法。在此算法的基礎(chǔ)上,設(shè)計(jì)了基于FPGA的偽隨機(jī)序列發(fā)生器。

發(fā)表于:8/20/2018 2:24:10 PM

基于分?jǐn)?shù)階傅里葉變換的多項(xiàng)式相位信號(hào)參數(shù)估計(jì)

基于分?jǐn)?shù)階傅里葉變換的多項(xiàng)式相位信號(hào)參數(shù)估計(jì)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

研究了一種基于分?jǐn)?shù)階傅里葉變換(FRFT)的多項(xiàng)式相位信號(hào)快速估計(jì)方法,對(duì)于線性調(diào)頻信號(hào)(LFM),即用信號(hào)延時(shí)相關(guān)解調(diào)的方法得到調(diào)頻斜率的粗略估計(jì),從而得到分?jǐn)?shù)階旋轉(zhuǎn)角度的范圍,簡(jiǎn)化為小范圍的一維搜索問(wèn)題。多項(xiàng)式相位信號(hào)的檢測(cè)通過(guò)延時(shí)相關(guān)解調(diào)可轉(zhuǎn)化為L(zhǎng)FM信號(hào)的檢測(cè),再運(yùn)用FRFT便可進(jìn)行參數(shù)估計(jì)。理論分析與仿真結(jié)果表明該方法簡(jiǎn)單,估計(jì)性能好。

發(fā)表于:8/20/2018 2:03:26 PM

基于環(huán)的空時(shí)編碼結(jié)合CPFSK的聯(lián)合編碼設(shè)計(jì)

基于環(huán)的空時(shí)編碼結(jié)合CPFSK的聯(lián)合編碼設(shè)計(jì)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

利用Rimoldi的CPM分解模型,將STC與改進(jìn)型無(wú)反饋的CPE聯(lián)合設(shè)計(jì),研究了一種基于整數(shù)環(huán)的STC-CPFSK編碼器的設(shè)計(jì)方法。分析和仿真表明,與傳統(tǒng)的STC-CPM編碼器相比,該編碼器具有結(jié)構(gòu)簡(jiǎn)單,復(fù)雜度低且易實(shí)現(xiàn)的優(yōu)點(diǎn),同時(shí)能得到優(yōu)異的系統(tǒng)性能。

發(fā)表于:8/20/2018 1:50:41 PM

基于3 GS/s 12 bit ADCs的 高速串行接口控制層電路的設(shè)計(jì)與實(shí)現(xiàn)

基于3 GS/s 12 bit ADCs的 高速串行接口控制層電路的設(shè)計(jì)與實(shí)現(xiàn)[模擬設(shè)計(jì)][通信網(wǎng)絡(luò)]

高性能數(shù)據(jù)轉(zhuǎn)換器是第五代移動(dòng)通信基站系統(tǒng)的核心器件,其采樣速率不低于3 GS/s、分辨率高于12 bit,因此高速串行接口取代傳統(tǒng)接口電路成為必然趨勢(shì)?;贘ESD204B協(xié)議設(shè)計(jì)了一種應(yīng)用于3 GS/s 12 bit ADCs的高速串行接口控制層電路。在保證高速傳輸?shù)那疤嵯?,折中考慮功耗和資源,該電路在傳輸層采用預(yù)分頻技術(shù)完成組幀;在數(shù)據(jù)鏈路層采用極性信息簡(jiǎn)化編碼技術(shù)實(shí)現(xiàn)8 B/10 B編碼。在Vivado 16.1環(huán)境下,采用Xilinx公司的ZC706 FPGA中PHY IP和JESD204B Receiver IP完成控制層接口電路的驗(yàn)證。實(shí)驗(yàn)結(jié)果表明數(shù)據(jù)傳輸正確,且串化后的傳輸速度達(dá)到7.5 Gb/s,相較于同類(lèi)型的接口設(shè)計(jì),其傳輸速度提高了50%。

發(fā)表于:8/20/2018 11:40:00 AM

電流控制電流傳輸器的溫度補(bǔ)償技術(shù)

電流控制電流傳輸器的溫度補(bǔ)償技術(shù)[模擬設(shè)計(jì)][汽車(chē)電子]

針對(duì)于目前CMOS電流控制電流傳輸器(CCCII)中普遍存在的溫度依賴(lài)性問(wèn)題,提出一個(gè)新的溫度補(bǔ)償技術(shù)。這種技術(shù)主要使用電流偏置電路和分流電路為CCCII產(chǎn)生偏置電流,其中偏置電路中的電流和uCox成正比?;?.5 um CMOS工藝參數(shù),運(yùn)用HSPICE仿真軟件,對(duì)提出的電路進(jìn)行仿真,仿真結(jié)果驗(yàn)證了電路的正確性。

發(fā)表于:8/20/2018 11:29:00 AM

電力場(chǎng)效應(yīng)管隨機(jī)電報(bào)信號(hào)噪聲的檢測(cè)與分析

電力場(chǎng)效應(yīng)管隨機(jī)電報(bào)信號(hào)噪聲的檢測(cè)與分析[電源技術(shù)][智能電網(wǎng)]

電力場(chǎng)效應(yīng)管(Power Metal Oxide Semiconductor FET,P-MOSFET)是構(gòu)成電力通信電源的核心器件,其可靠性直接影響到電力通信的安全穩(wěn)定運(yùn)行。隨機(jī)電報(bào)信號(hào)(Random Telegraph Signal,RTS)噪聲是表征其可靠性的敏感參數(shù),為了能夠檢測(cè)與分析P-MOSFET內(nèi)部的RTS噪聲,提出一種改進(jìn)型的經(jīng)驗(yàn)?zāi)B(tài)分解(Empirical Mode Decomposition, EMD)自適應(yīng)選擇算法檢測(cè)RTS噪聲,運(yùn)用時(shí)間和波形相關(guān)系數(shù)優(yōu)化高階累計(jì)量分析RTS噪聲。仿真結(jié)果表明,新算法的濾波效果優(yōu)于傳統(tǒng)的算法,優(yōu)化后高階累計(jì)量不僅提高了RTS噪聲處理能力,而且驗(yàn)證了其在零頻處具有1/f的特性。

發(fā)表于:8/20/2018 11:24:00 AM

基于FPGA的相關(guān)干涉儀算法的研究與實(shí)現(xiàn)

基于FPGA的相關(guān)干涉儀算法的研究與實(shí)現(xiàn)[可編程邏輯][工業(yè)自動(dòng)化]

提出一種利用FPGA實(shí)現(xiàn)相關(guān)干涉儀測(cè)向算法的方法,給出了測(cè)向系統(tǒng)的結(jié)構(gòu)和組成框圖,并詳細(xì)介紹了FPGA內(nèi)部模塊的劃分及設(shè)計(jì)流程,最后結(jié)合實(shí)際設(shè)計(jì)出一種實(shí)現(xiàn)方案,并討論了該方案在寬帶測(cè)向中較原有實(shí)現(xiàn)方式的優(yōu)勢(shì)。為了使算法更適于FPGA實(shí)現(xiàn),提出了一種新的相位樣本選取方法,并仿真驗(yàn)證了該方法與傳統(tǒng)方法的等效性。

發(fā)表于:8/20/2018 11:22:20 AM

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